KR100424362B1 - Semiconductor Package And Method Of Manufacturing The Same - Google Patents
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Abstract
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서,The present invention relates to a semiconductor package and a method of manufacturing the same.
비어홀을 공통화하고, 일괄수지 밀봉형성의 반도체 패키지에 있어서, 비어홀 도통부(導通部)의 신뢰성이 높고, 또한 수율(yield)이 높은 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 하며,An object of the present invention is to provide a semiconductor package having a high via yield and high yield in a via hole in a semiconductor package having a common via hole and a package resin sealing formation, and a method of manufacturing the same.
양면동장기판(兩面銅張基板)(1)의 양면 사이의 도통로(導通路)를 형성하기 위한 비어홀(3)을, 반도체 패키지(2)의 배선패턴 사이에서 공유시키도록 또한 그 개공형(開孔形)을 장공(長孔)모양으로 형성하고, 반으로 분할하는 선 상에서 잘라 나누어 반도체 패키지를 제조한다. 또, 비어홀은, 동장층(銅張層)(10)을 에칭처리로 개구한 후, 이 개구위치의 기판재(11)를 레이저가공처리에 의하여 원형개공으로 삭제하고, 이 원형개공의 복수개를 연속시킴으로써 장공모양으로 형성하는 것을 구성상의 특징으로 한다.The via hole 3 for forming a conductive path between both surfaces of the double-sided copper substrate 1 is further opened so as to share the via hole 3 between the wiring patterns of the semiconductor package 2. A semiconductor package is formed in a long hole shape, cut in half and divided into lines. In addition, after opening the copper field layer 10 by an etching process, the via hole deletes the substrate material 11 at this opening position into a circular opening by a laser processing process, and removes a plurality of the circular openings. It is a characteristic feature of the structure to form in a long hole by making it continuous.
Description
본 발명은, 양면동장기판 상에 반도체 패키지의 배선패턴의 복수개를 행렬모양으로 형성하고, 소정 위치에 반도체칩을 부착하여 기판 전체를 수지밀봉한 후, 잘라 나누어 반도체 패키지를 제조하는 기술분야에 속하고, 특히 양면동장기판에 있어서 양면 사이의 도통을 위한 비어홀을 반도체 패키지의 단부측에 배치하고, 비어홀을 반으로 분할하는 선 상에서 잘라 나누어 제조하는 반도체 패키지 및 그 제조방법에 관한 것이다.According to the present invention, a plurality of wiring patterns of a semiconductor package are formed in a matrix shape on a double-sided copper substrate, and a semiconductor chip is attached to a predetermined position to seal the entire substrate, and then cut and divided into a technical field of manufacturing a semiconductor package. In particular, the present invention relates to a semiconductor package and a method of manufacturing the same, in which a via hole for conduction between both surfaces of a double-sided copper substrate is disposed on an end side of the semiconductor package, and cut and divided on a line dividing the via hole in half.
종래부터 일괄수지 밀봉성형하여 제조하는 반도체 패키지(이하, [패키지]라고 한다)에 있어서, 양면동장기판(이하, [기판]이라고 한다)에는, 상면측에 배치하는 반도체칩 등과 와이어접속하는 내부단자와, 표면실장(表面實裝)을 위하여 기판하면측에 설치된 외부단자를 전기적으로 접속하기 때문에, 기판 비관통형인 비어홀, 또는 기판 관통형인 스루홀이 사용되고 있다.In a conventional semiconductor package (hereinafter referred to as "package") manufactured by sealing resin molding, a double-sided copper substrate (hereinafter referred to as "substrate") is internally connected to a semiconductor chip or the like arranged on an upper surface side thereof. And an external terminal provided on the lower surface side of the substrate for surface mounting, a via hole of a substrate non-penetrating type or a through hole of a substrate through type is used.
그런데, 상기 비어홀이란, 다층기판 내의 특정 2층간을 전기적으로 접속하기 위한 비관통의 개공이며, 4층 이상의 다층기판에서는 이너비어(inner via)라고도 한다. 또, 스루홀과 비교하면, 기계적 강도가 높은 점 또는 수지밀봉공정에 있어서의 스루홀에 대한 수지재 진입방지작업의 공정이 삭제되는 점에서 뛰어나다고 할 수 있다.By the way, the via hole is a non-penetrating opening for electrically connecting two specific layers in a multilayer board, and is also referred to as an inner via in a multilayer board having four or more layers. Compared with the through hole, it can be said that the mechanical strength is high, or that the step of preventing entry of the resin material into the through hole in the resin sealing step is eliminated.
그리고, 상기 비어홀 등을 서로 이웃하는 패키지 사이에서 공유시키기 위하여 패키지의 외주측 단부에 배치하고, 수지밀봉체를 잘라 나눌 때에 비어홀 등을 반으로 분할하는 선 상에서 잘라 나누어, 패키지에 대한 기판의 점유비율을 작게 하는 것도 행하여지고 있다.In order to share the via holes and the like between neighboring packages, the via holes and the like are disposed at the outer peripheral end of the package, and when the resin sealing body is cut and divided, the via holes and the like are cut in half to divide the via holes and the like. It is also done to make it small.
이 비어홀의 형성방법에는, 일본국 특허공개 평10-294400호에서 개시되어 있는 바와 같이, 기판 상에 배치형성한 스루홀을 도금 등의 도체로 폐공처리하는 방법 및, 편면측 동장층을 에칭으로써 원형모양으로 제거한 후, 반대측 동장층을 남기도록 레이저광을 조사하여 기판재(에폭시수지, 유리에폭시수지 등) 제거가공하여, 그 후 가공한 내주면을 도통처리하는 방법이 있었다.In the method of forming the via hole, as disclosed in Japanese Patent Application Laid-Open No. Hei 10-294400, a method of closing a through hole formed on a substrate with a conductor such as plating and etching a single-sided copper clad layer by etching After removing in a circular shape, there was a method of removing substrate material (epoxy resin, glass epoxy resin, etc.) by irradiating laser light to leave the opposite copper clad layer, and conducting the conductive inner circumferential surface thereafter.
그러나, 상술한 일본국 특허공개 평10-294400호에서 개시되어 있는 스루홀을 개공하는 방법은, 폐공처리에 있어서의 기계적 강도의 확보 등에 특수기술이 필요하게 되고, 코스트 상승의 원인이 되었다.However, the method of opening the through hole disclosed in Japanese Patent Application Laid-open No. Hei 10-294400 mentioned above requires a special technique for securing mechanical strength in the closed air treatment, and causes a cost increase.
이와 관련하여, 최근에는 4, 6, 8층 이상의 소위 다층기판에서는, 기판적층시에 이너비어를 형성하는 빌드업(build up)공법이라는 방법이 채용되었다.In this regard, in recent years, a so-called multi-layer substrate having more than 4, 6, 8 layers has been adopted a method called a build up method of forming inner voids upon substrate stacking.
또, 비어홀을 동장층의 편면측으로부터 형성하는 방법에서는, 우선 표층의 동장층을 에칭처리로써 원형모양으로 제거한 후, 레이저광을 조사하여 기판재를 제거하고, 또한 반대측의 동장층을 남기도록 출력조정하여 처리하기 때문에, 그 절차설정이 번잡 미묘함과 동시에 그 단면형상은 완전한 원주(圓柱)모양이 되지 않으며, 도 5a에 나타낸 바와 같이 주변둘레부에 처리파편(D)의 잔재 및 미삭제부가 남아 버렸다. 그 결과, 이 비어홀의 내면을 도금처리에 의하여 도통처리를 실시한 경우, 도 5b에 나타낸 바와 같이, 도금층과 반대측인 강장층과의 도통을 위하여 일체화시키는 접촉부분을 충분히 확보할 수 없는 것에 더하여, 그 접촉부분에 계면(E)이 남아서 비어홀을 반으로 분할할 때 및 외부충격에 의하여, 도 5c에 나타낸 바와 같이, 접촉부분이 벗겨져서 도통불량의 원인이 되었다.In the method of forming the via hole from one side of the copper clad layer, first, the copper clad layer of the surface layer is removed in a circular shape by etching, and then the laser beam is irradiated to remove the substrate material and the output is left to leave the copper clad layer on the opposite side. In order to adjust and process, the procedure setting is complicated and at the same time, the cross-sectional shape does not become a perfect circumference. As shown in FIG. Discarded. As a result, in the case where the inner surface of the via hole is subjected to the conduction treatment by plating treatment, as shown in Fig. 5B, in addition to not being able to sufficiently secure the contact portion to be integrated for conduction with the steel layer opposite to the plating layer, When the interface E remained in the contact portion to divide the via hole in half and by external impact, as shown in Fig. 5C, the contact portion was peeled off, which caused a poor conduction.
그래서, 본 발명은 상술한 문제점의 해결을 도모하기 위하여 이루어진 것이며, 양면동장기판의 비어홀을 공통화하여 일괄수지 밀봉형성하여 행하는 반도체 패키지 및 그 제조방법에 있어서, 비어홀을 사용한 양면 사이의 도통로 형성을 확실한 것으로 함과 동시에, 비어홀을 반으로 분할할 때에 있어서도, 도통부의 접촉부분이 박리되거나 하지 않아서 신뢰성이 높고, 또한 수율(yield)의 향상을 목적으로 한 반도체 패키지 및 그 제조방법을 제공하는 것이다.Thus, the present invention has been made to solve the above-mentioned problems, and in the semiconductor package and the manufacturing method of the semiconductor package and the method of manufacturing the via holes of the double-sided copper substrate in common to form a collective resin sealing, the formation of a conductive path between the two sides using the via holes. The present invention provides a semiconductor package and a method for manufacturing the same, which are intended to improve reliability and yield, since the contact portion of the conductive portion does not peel off even when the via hole is divided in half.
도 1은 본 실시형태의 반도체 패키지의 외관을 나타낸 사시도이다.1 is a perspective view showing an appearance of a semiconductor package of the present embodiment.
도 2는 본 실시형태의 비어홀이 배치된 기판을 나타낸 외관도이다.2 is an external view showing a substrate on which a via hole of the present embodiment is disposed.
도 3a 내지 도 3c는 본 실시형태의 비어홀 형성의 순서를 나타낸 단면도이다.3A to 3C are cross-sectional views showing the procedure of via hole formation in this embodiment.
도 4a는 본 실시형태의 수지밀봉공정, 도 4b는 수지밀봉공정의 일부 확대, 및 도 4c는 절단공정을 나타낸 단면도이다.4A is a resin sealing step of the present embodiment, FIG. 4B is a partial enlargement of the resin sealing step, and FIG. 4C is a sectional view showing a cutting step.
도 5a 내지 도 5c는 종래의 비어홀을 나타낸 단면도이다.5A to 5C are cross-sectional views illustrating a conventional via hole.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
1 : 기판 10 : 동장층(銅張層)1 substrate 10 copper layer
11 : 수지층(기판재) 2 : 패키지11: resin layer (substrate) 2: package
20 : 반도체칩 20a : 전극20: semiconductor chip 20a: electrode
21 : 스테이지(段;stage) 22 : 내부단자21: stage 22: internal terminal
23 : 와이어 24 : 외부단자23: wire 24: external terminal
25 : 수지밀봉체 25a : 수지25: resin sealing body 25a: resin
25b : V홈 3 : 비어홀25b: V groove 3: Beer hole
30 : 개구부 31 : 개공(開孔)30: opening 31: opening
31a : 개공(일단) 31b : 개공(타단)31a: Opening (one end) 31b: Opening (one end)
31c : 개공(중간) 32 : 방열용 비어홀31c: Opening (middle) 32: Via hole for heat dissipation
4 : 몰드금형 40 : 자형금형(雌型金型)4: mold mold 40: mold mold
40a : 저면 40b : 철조부(凸條部)40a: bottom 40b: steel parts
40c : 능선 40d :불소수지필름40c: Ridge 40d: Fluorine resin film
5 : 절단장치 50 : 절단톱니5: cutting device 50: cutting teeth
D : 처리파편 E : 계면(界面)D: Treatment Fragment E: Interface
상기 목적을 달성하기 위하여, 본 발명에 관련되는 반도체 패키지 및 그 제조방법은, 이하와 같이 구성하고 있다.In order to achieve the said objective, the semiconductor package which concerns on this invention, and its manufacturing method are comprised as follows.
즉, 본 발명의 반도체 패키지는, 양면동장기판(1)의 양면 사이에 다수개의 반도체 패키지(2)의 배선패턴을 행렬모양으로 형성하고, 상기 기판(1)의 양면 사이의 도통로를 형성하기 위한 비어홀(3)을, 1단위의 반도체 패키지(2)의 배선패턴 사이에서 공유시키도록 또한 그 개공형을 장공모양으로 형성하고, 이 배선패턴의 소정 위치에 반도체칩(20)을 부착하여 배선한 후에 기판(1) 전체를 수지밀봉하고, 이 비어홀(3)을 반으로 분할하는 선 상에서 잘라 나누어 제조하는 것을 특징으로 하고 있다.That is, in the semiconductor package of the present invention, the wiring patterns of the plurality of semiconductor packages 2 are formed in a matrix form between both surfaces of the double-sided copper substrate 1, and a conductive path is formed between both surfaces of the substrate 1. The via hole 3 is formed to have a long hole shape so as to be shared between the wiring patterns of the semiconductor package 2 in one unit, and the semiconductor chip 20 is attached to the predetermined position of the wiring pattern to connect the wiring. Then, the whole board | substrate 1 is resin-sealed, and this via hole 3 is cut | disconnected on the line which divides in half, and is manufactured, It is characterized by the above-mentioned.
또, 양면동장기판(1)의 양면 사이의 도통로를 형성하기 위한 비어홀(3)을 1단위 반도체 패키지(2)의 배선패턴 사이에서 공유시키도록 하여, 다수개의 반도체 패키지(2)의 배선패턴을 행렬모양으로 형성하고, 소정 위치에 반도체칩(20)을 부착하여 이 기판(1) 전체를 수지밀봉한 후, 상기 비어홀(3)을 반으로 분할하는 선 상에서 잘라 나누어 반도체 패키지(2)를 제조하는 본 발명의 반도체 패키지의 제조방법에 있어서, 상기 비어홀(3)의 개공형을 장공모양으로 형성한 것을 특징으로 하고 있다.Further, via holes 3 for forming a conductive path between both surfaces of the double-sided copper substrate 1 are shared between the wiring patterns of the one-unit semiconductor package 2 so that the wiring patterns of the plurality of semiconductor packages 2 can be shared. Is formed in a matrix shape, the semiconductor chip 20 is attached to a predetermined position, and the entire substrate 1 is resin-sealed, and then the semiconductor package 2 is cut and divided on a line dividing the via hole 3 in half. In the method for manufacturing a semiconductor package according to the present invention, the opening type of the via hole 3 is formed in a long hole shape.
또, 상기 비어홀(3)의 형성을, 양면동장기판(1)의 편면측 동장층(10)의 소정 위치를 에칭처리로써 개구한 후, 이 개구위치의 기판재(11)를 레이저가공처리에 의하여 원형개공(31)으로 삭제하고, 이 원형개공(31)의 복수개를 연속시킴으로써 개공형을 장공모양으로 형성하도록 하여도 좋다.After the via hole 3 is formed, the predetermined position of the one-sided copper clad layer 10 of the double-sided copper substrate 1 is opened by etching, and then the substrate material 11 at this opening position is subjected to laser processing. In this case, the circular opening 31 may be deleted, and a plurality of the circular openings 31 may be formed in succession so as to form an open hole in a long hole shape.
또한, 수지밀봉공정시에, 자형금형(40)과 수지밀봉된 수지(25a) 사이에 불소수지필름(40d)을 개재시키도록 하여도 좋다.In the resin sealing step, the fluororesin film 40d may be interposed between the mold 40 and the resin-sealed resin 25a.
그리고, 상기에 있어서, 괄호로 표기한 도면부호는 발명의 이해를 용이하게하기 위하여 참고로 붙인 것으로, 이 도면 상의 형태에 한정하는 것이 아니라는 것은 물론이다.Incidentally, in the above, reference numerals denoted by parentheses are provided for easy understanding of the invention, and of course, the present invention is not limited to the forms on the drawings.
이하, 본 발명에 관련되는 반도체 패키지 및 그 제조방법의 실시형태예에 관하여, 도면에 근거하여 상세하게 설명한다. 도 1은, 본 실시형태의 반도체 패키지의 외관을 나타낸 사시도이며, 도 2는 본 실시형태의 비어홀이 배치된 기판을 나타낸 외관도이며, 도 3a 내지 도 3c는 본 실시형태의 비어홀형태의 순서를 나타낸 단면도이며, 도 4a는 본 실시형태의 수지밀봉공정, 도 4b는 수지밀봉공정의 일부 확대, 및 도 4c는 절단공정을 나타낸 단면도이며, 도 5a 내지 도 5c는 종래의 비어홀을 나타낸 단면도이다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment example of the semiconductor package which concerns on this invention, and its manufacturing method is demonstrated in detail based on drawing. Fig. 1 is a perspective view showing the appearance of a semiconductor package of the present embodiment, Fig. 2 is an external view showing a substrate on which a via hole of this embodiment is arranged, and Figs. 3A to 3C show procedures of the via hole shape of this embodiment. It is sectional drawing shown, FIG. 4A is a resin sealing process of this embodiment, FIG. 4B is a partial enlargement of the resin sealing process, FIG. 4C is sectional drawing which shows the cutting process, and FIG. 5A-5C is sectional drawing which shows the conventional via hole.
본 실시형태의 패키지 1단위는, 도 1에 나타낸 바와 같이 기판(1) 상의 스테이지(段;stage)(21)에 탑재한 반도체칩(20)과, 이 스테이지(21)의 주위에 배치한 와이어접속용 내부단자(22)와, 반도체칩(20)의 전극(20a)과 내부단자(22)를 접속하는 와이어(23)와, 기판(1)의 이면측(裏面側) 외부단자(24)와, 패키지(2)의 단부측이고, 내부단자(22)와 외부단자(24)를 도통하는 반으로 분할된 장공모양의 비어홀(3)로 이루어지고 전체를 수지밀봉한 구성으로 되어 있다. 이러한 구성 자체는 종래와 동일하기 때문에 상세한 것은 생략한다.As shown in FIG. 1, one package of the present embodiment includes a semiconductor chip 20 mounted on a stage 21 on the substrate 1 and wires arranged around the stage 21. The internal terminal 22 for connection, the wire 23 for connecting the electrode 20a and the internal terminal 22 of the semiconductor chip 20, and the external terminal 24 on the back surface side of the substrate 1. And a long hole-shaped via hole 3 divided in half through the inner terminal 22 and the outer terminal 24, which is an end side of the package 2, and has a resin-sealed structure in its entirety. Since this configuration itself is the same as the conventional one, the detailed description is omitted.
이하에, 본 발명에 관련되는 반도체 패키지 및 그 제조방법에 있어서의 요점인 비어홀(3)형태의 실시형태예에 관하여 상술한다.Hereinafter, the example of embodiment of the form of the via hole 3 which is the point in the semiconductor package which concerns on this invention, and its manufacturing method is explained in full detail.
도 2에 나타낸 바와 같이, 우선 한쪽의 동장층(10)을 에칭처리에 의하여 소정 위치에 소정 개수의 장공모양인 개구부(30)를 형성한다. 본 실시형태에 있어서의 이 개구부(30)는, 예컨대 직경이 0.15㎜이고 길이방향이 0.35㎜인 치수를 가지는 것이며, 그 배치위치는, 후(後)공정에서 배선패턴을 행렬모양으로 형성했을 때에, 그 패턴의 단부에 위치하며, 그리고 비어홀(3)의 길이방향의 중심선 위치에서 절단한 경우에, 인접하는 패키지(2) 사이에서 각각 공유하는 위치로 설정하고 있다. 또, 방열효과를 더욱 향상시키기 위하여, 패키지(2)의 내면측에도 방열용 비어홀(32)을 배치하여도 좋다(도 2의 이점쇄선부).As shown in FIG. 2, first, one copper field layer 10 is formed by etching to form a predetermined number of long holes 30 in a predetermined position. This opening part 30 in the present embodiment has dimensions of, for example, 0.15 mm in diameter and 0.35 mm in the longitudinal direction, and the arrangement position is when the wiring pattern is formed in a matrix in a later step. In the case where it is located at the end of the pattern and is cut at the center line position in the longitudinal direction of the via hole 3, it is set to the position shared between the adjacent packages 2, respectively. In addition, in order to further improve the heat dissipation effect, the via holes 32 for heat dissipation may also be disposed on the inner surface side of the package 2 (the double-dotted portion in FIG. 2).
다음으로, 우선 도 3a에 도시된 바와 같이, 개구부(30)의 길이방향의 일단측에 접하도록, 또한 다른쪽(반대측)의 동장층(10)에 데미지를 주지 않도록 출력조정한 레이저광을 조사하여 수지층(11)을 제거하여 대략 원주(圓柱)모양인 개공(31a)을 형성한다. 이어서, 도 3b에 도시된 바와 같이, 개구부(30)의 길이방향의 타단측에 접하도록 수지층(11)을 제거하여 대략 원주모양인 개공(31b)을 형성한다. 마지막으로 도 3c에 도시된 바와 같이, 상기에서 조사한 위치의 사이에 개공(31c)을 형성하도록 조사하여 중간부에 남은 수지층(11)을 제거한다. 이 결과, 제거된 개공(31a, 31b, 31c)이 3개가 연속함으로써, 장공모양의 개공형을 가진 비어홀(3)이 형성된다. 그 후, 전해도금법에 의하여 비어홀(3)의 내면에 도통처리를 행한다. 이 공정에서는, 본 실시형태예의 비어홀(3)은, 도 3c에 도시된 바와 같이, 그 단면은 절구모양이 되지만, 장공모양의 형상에 의하여 대부분의 접촉면적을 확보할 수 있게 된다.Next, first, as shown in FIG. 3A, the laser beam is irradiated with the output adjusted so as to contact one end side in the longitudinal direction of the opening 30 and not damage the copper field layer 10 on the other side (opposite side). Thus, the resin layer 11 is removed to form an approximately circumferential opening 31a. Next, as shown in FIG. 3B, the resin layer 11 is removed to contact the other end side in the longitudinal direction of the opening 30 to form an approximately circumferential opening 31b. Finally, as shown in Fig. 3C, the resin layer 11 remaining in the middle portion is removed by irradiating the holes 31c to form the openings 31c between the positions irradiated above. As a result, three removed holes 31a, 31b, and 31c are continuous, so that the via hole 3 having a long hole shape is formed. Thereafter, conduction processing is performed on the inner surface of the via hole 3 by the electroplating method. In this step, the via hole 3 of the present embodiment is shaped like a mortar, as shown in Fig. 3C, but most contact areas can be secured by the shape of the long hole.
그리고, 본 실시형태예에 있어서의 레이저광에 의한 가공은, 갈바노시스템을 탑재한 레이저드릴머신에 의하여 고속(예컨대, 1000공/1초)으로 처리하고 있다.And processing by the laser beam in the example of this embodiment is processed at high speed (for example, 1000 hole / 1 second) by the laser drill machine equipped with the galvano system.
다음으로, 종래와 같이 기판(1)에 사진법에 의한 인화, 현상, 용해의 처리로써, 배선패턴인 스테이지(21), 내부단자(22) 및 외부단자(24) 등을 소정 위치에 소정 개수를 형성하고, 반도체칩(20)을 스테이지(21)에 탑재하여, 와이어접속을 행한다.Next, as described in the prior art, the process of printing, developing, and dissolving the substrate 1 by a photographic method includes a predetermined number of stages 21, the inner terminal 22, the outer terminal 24, and the like, which are wiring patterns, at predetermined positions. , The semiconductor chip 20 is mounted on the stage 21, and wire connection is performed.
그리고, 기판(1) 전체를 몰드금형(4)으로 세트하고, 수지밀봉용 수지(25a)의 충전을 행하여, 수지밀봉체(25)를 형성한다. 이 몰드금형(4)의 자형금형(40)의 저면(40a)에는 단면이 V자모양인 철조부(凸條部)(40b)를 격자모양으로 형성하고 있으며, 그 철조부(40b)의 능선(40c)은 기판(1)측의 비어홀(3)의 중심을 연결하는 선과 상하 대응하여 일치시키고 있다. 이 철조부(40b)에 의하여 수지밀봉체(25)의 상면에 격자모양 또한 V자모양의 홈(25b)(이하, [V홈]이라고 함)이 비어홀(3)과 상하방향에서 대응 일치하는 위치에 형성되게 된다. 또, 자형금형(40)과 수지(25a)의 이형성(離型性)을 양호하게 하기 위하여, 불소수지필름(40d)을 이 자형금형(40)의 저면(40a)에 개재시키도록 하고 있다.And the board | substrate 1 whole is set to the mold mold 4, the resin sealing resin 25a is filled, and the resin sealing body 25 is formed. The bottom face 40a of the mold mold 40 of the mold mold 4 is provided with a lattice-shaped barbed portion 40b having a V-shaped cross section, and has a ridge line of the barbed portion 40b. 40c is corresponded up and down with the line which connects the center of the via hole 3 of the board | substrate 1 side. By the steel parts 40b, lattice-shaped and V-shaped grooves 25b (hereinafter referred to as "V-grooves") correspond to the via holes 3 in the up-down direction on the upper surface of the resin sealing body 25. Will be formed at the location. In addition, in order to improve the releasability of the mold 40 and the resin 25a, the fluororesin film 40d is interposed on the bottom face 40a of the mold 40.
마지막으로, 기판(1) 전체를 금형(4)으로부터 탈착, 절단장치(5)에 고정하고, 절단톱니(50)로 V홈(25b)을 따라 절단하여 가고, 1단위마다의 패키지(2)로 절단하여 나눈다. 이 때, 절단톱니(50)의 두께는 비어홀(3)의 원주부(圓周部)에 도달하지 않는 두께로 설정되어 있기 때문에, 해당 비어홀(3)은 분할되어서, 각각 인접하는 패키지(2)의 내부단자(22)와 외부단자(24)를 접속하는 도통수단으로서 기능하게 된다. 그리고, 이 비어홀(3)의 분할면은 패키지(2)의 수지밀봉체(25)의 절단면과 대략 일치하게 되므로, 기판(1)의 부분이 패키지(2)의 외주(外周) 윤곽으로부터늘어나지 않아서, 소형화를 도모할 수 있다.Finally, the whole board | substrate 1 is removed from the metal mold | die 4, it is fixed to the cutting device 5, and it cut | disconnects along the V groove 25b with the cutting tooth 50, and the package 2 per unit Divide by dividing into. At this time, since the thickness of the saw tooth 50 is set to a thickness which does not reach the circumference of the via hole 3, the via hole 3 is divided so that the adjacent packages 2 are separated. It serves as a conduction means for connecting the inner terminal 22 and the outer terminal 24. Since the divided surface of the via hole 3 substantially coincides with the cut surface of the resin sealing body 25 of the package 2, the portion of the substrate 1 does not extend from the outer circumference of the package 2. The size can be reduced.
상술한 본 발명의 반도체 패키지 및 그 제조방법에서는, 비어홀이 장공모양의 개구형으로 형성되어 있기 때문에, 비어홀 내주면의 도통처리에 있어서의 도통부의 물리적인 접속강도가 향상함과 동시에, 비어홀을 반으로 분할할 때의 박리 등에도 강하고, 패키지의 전기적 접속에 있어서의 신뢰성이 향상된다.In the above-described semiconductor package of the present invention and the manufacturing method thereof, since the via hole is formed in the shape of an opening of a long hole shape, the physical connection strength of the conducting portion in the conduction treatment of the inner circumferential surface of the via hole is improved, and the via hole is cut in half. It is also strong in peeling at the time of dividing, etc., and the reliability in the electrical connection of a package improves.
이것은 패키지제조에 있어서의 수율 향상에 기여하고, 생산효율 및 제조코스트의 저감에 공헌하는 것이다.This contributes to the improvement of the yield in package manufacture and contributes to the reduction of production efficiency and manufacturing cost.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0042568A KR100424362B1 (en) | 2001-07-14 | 2001-07-14 | Semiconductor Package And Method Of Manufacturing The Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0042568A KR100424362B1 (en) | 2001-07-14 | 2001-07-14 | Semiconductor Package And Method Of Manufacturing The Same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030006689A KR20030006689A (en) | 2003-01-23 |
| KR100424362B1 true KR100424362B1 (en) | 2004-03-24 |
Family
ID=37416254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0042568A KR100424362B1 (en) | 2001-07-14 | 2001-07-14 | Semiconductor Package And Method Of Manufacturing The Same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100424362B1 (en) |
-
2001
- 2001-07-14 KR KR10-2001-0042568A patent/KR100424362B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030006689A (en) | 2003-01-23 |
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