KR100421950B1 - parallel scrambler circuit of the optical transferring system - Google Patents
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Abstract
본 발명은 다수의 가입자기기로부터 입력되는 통신신호를 OLT로 전송하는 ONU를 구비한 광전송시스템에서, 상기 가입자기기로부터 입력된 상향데이터들을 저장하는 버퍼와, 상기 OLT로 전송되는 ATM 셀 또는 미니슬롯의 상향 데이터의 병렬 스크램블을 위해 스크램블 인에이블신호를 생성하는 제어부와, 이 제어부의 스크램블 인에이블 신호를 동시에 인가받아 "x9+ x4+ 1"의 생성다항식의 형태로 논리조합되어 각각 입력되는 스크램블신호를 논리연산하여 스크램블 논리신호로 출력하는 병렬입력 OR 게이트부와, 상기 병렬입력 OR 게이트부의 개별 OR 게이트들로부터 각각 출력된 스크램블 논리신호를 클럭신호에 따라 바이트단위의 병렬연산 처리하는 병렬 스크램블러부와, 상기 병렬 스크램블러부의 출력단으로부터 각각 바이트 단위의 병렬신호로 출력되는 스크램블신호를 개별적으로 인가받아 버퍼로부터 각각 병렬로 입력되는 ATM 셀 또는 미니슬롯의 상향데이터와 논리 연산하여 바이트단위로 병렬처리하는 병렬출력 익스클루시브 OR 게이트와, 상기 바이트 단위의 병렬 데이터를 비트단위의 직렬데이터로 변환하는 병렬/직렬 변환부로 이루어진 광전송시스템의 병렬 스크램블러 회로를 제공한다.The present invention provides an optical transmission system having an ONU for transmitting communication signals inputted from a plurality of subscriber devices to an OLT, including a buffer for storing upstream data input from the subscriber device and an ATM cell or minislot transmitted to the OLT. A control unit that generates a scramble enable signal for parallel scramble of upstream data and a scramble enable signal of the control unit are simultaneously applied, and the scramble is input by being logically combined in the form of a polynomial of "x 9 + x 4 + 1" A parallel scrambler unit for performing parallel operation on a byte basis in parallel operation of a parallel input OR gate unit for performing a logic operation on a signal as a scrambled logic signal, and a scrambled logic signal output from individual OR gates of the parallel input OR gate unit in accordance with a clock signal. And outputting each of the parallel signals in units of bytes from the output terminal of the parallel scrambler unit. A parallel output exclusive OR gate for performing parallel processing on a byte basis by performing logical operation with upstream data of an ATM cell or minislot inputted in parallel from a buffer by receiving a scrambled signal separately, and bitwise paralleling the parallel data of the byte unit Provided is a parallel scrambler circuit of an optical transmission system comprising a parallel / serial conversion unit for converting serial data into units.
상기와 같은 본 발명은 ATM PON망의 ONU에서 OLT로 상향데이터를 전송할 경우 오버헤드를 제외한 53 바이트 또는 미니슬롯의 경우 Payload에 대해 병렬방식으로 스크램블시킴으로써, 상향데이터에 대한 병렬 스크램블시 종래의 클럭신호보다 8배 느린 19.44MHz의 클럭신호로 동작되기 때문에 클럭에 따른 타임마진을 충분히 확보할 수 있으므로 그에 따라 스크램블러 회로의 오동작을 방지할 수 있음은 물론 병렬 스크램블 처리동작을 간단한 회로구성에 의해 바이트단위로 간편히 실행하게 되므로 그에 따라 스크램블러 회로의 기능성도 향상된다.As described above, in the present invention, when the uplink data is transmitted from the ONU of the ATM PON network to the OLT, 53 bytes excluding the overhead or the minislot scrambles in parallel with the payload, thereby providing a conventional clock signal for parallel scramble for the uplink data. As it is operated by clock signal of 19.44MHz which is 8 times slower, it is possible to secure enough time margin according to the clock. Therefore, malfunction of scrambler circuit can be prevented and parallel scramble processing can be performed by byte unit by simple circuit configuration. The simplicity of execution also improves the functionality of the scrambler circuit.
Description
본 발명은 광전송시스템의 병렬 스크램블러 회로에 관한 것으로, 특히 ATM PON망의 ONU에서 OLT로 상향데이터를 전송할 경우 오버헤드를 제외한 53 바이트 또는 미니슬롯의 경우 Payload에 대해 병렬방식으로 스크램블시킴으로써, 상향데이터에 대한 병렬 스크램블시 종래의 클럭신호보다 8배 느린 19.44MHz의 클럭신호로 동작되기 때문에 클럭에 따른 타임마진을 충분히 확보할 수 있으므로 그에 따라 스크램블러 회로의 오동작을 방지할 수 있는 광전송시스템의 병렬 스크램블러 회로에 관한 것이다.The present invention relates to a parallel scrambler circuit of an optical transmission system. In particular, when transmitting uplink data from an ONU of an ATM PON network to an OLT, 53 bytes excluding overhead, or a minislot, is scrambled in parallel with a payload in an uplink data. In case of parallel scramble, it is operated as clock signal of 19.44MHz which is 8 times slower than the conventional clock signal. Therefore, it is possible to secure enough time margin according to the clock. It is about.
일반적으로 광통신방식은 광섬유의 저손실성, 광대역성, 경량, 무유도성 등의 장점과 기술의 비약적인 발전으로 인해 기간 전송망이나 국제 통신 회선 구성분야에서 최근 급속히 사용되고 있는 기술이다. 특히, 상기와 같은 광통신방식은 광섬유로 구성되는 광케이블을 이용하게 되는데, 이때 광케이블을 통해 신호를 전송하기 위해서는 광전송시스템이 필요하다. 이러한 광전송시스템은 통상 구현방법에 따라 파장분할(WD: wavelength division), 공간 분할(SD: space division), 시분할(TD: time division) 및 자유공간분할(FD :freespace division)방식중의 어느 하나를 사용하는데, 이러한 시스템은 예컨대, 시분할 방식을 이용한 ATM(Asynchronous Transfer Mode) PON(Passive Optical Network)망으로 구성될 수 있다. 그리고, 상기와 같은 ATM PON 망을 이용하는 광전송시스템은 광신호를 전송하기 위해 통상 다중화 및 역다중화하는 장치들을 구비하고 있으며, 이러한 다중화 및 역다중화를 위해 다양한 프로토콜 예컨대, MAC(Media Access Control) 프로토콜과 같은 특정한 프로토콜이 사용된다. 그리고, 상기와 같은 종래 MAC 프로토콜을 사용하는 광전송시스템에는 도 1에 도시된 바와같이 다수의 가입자 단말기(70A-N)에 접속되어 가입자기기(70A-N)로부터 입력된 정보신호를 상향 전송하고 하향 전송된 정보신호를 해당 가입자기기(70A-N)로 출력하는 광통신망 유닛(optical network unit; ONU)(71A-N)와, 이 ONU(71A-N)로 입출력되는 상하향의 정보신호를 해당 ONU(71A-N)로 분배시켜 주는 광 분배망(optical distribution network; ODN)(72)과, 이 ODN(72)를 통해 입력된 상기 ONU(71A-N)의 상향 정보신호를 MAC 프로토콜에 따라 제어하여 해당 목적지장치로 전송하고 외부 ATM 교환기(도시안됨)로부터 전송된 정보신호를 ODN(72)을 통해 해당 ONU(71A-N)로 전송하는 광종단장치(optical line terminal; OLT)(74)를 구비하는데, 이때, 상기 ONU(71A-N)에는 통상 ITU-T G.983.1의 규정에 따라 상향데이터의 암호화즉, 연속적인 "0"이나 "1"의 패턴을 방지하기위한 스크램블러(scrambler) 회로를 포함한다.In general, the optical communication method is a technology that has been rapidly used in the field of the transmission network or international communication lines due to the rapid development of the technology and advantages such as low loss, broadband, light weight, induction of optical fiber. In particular, the optical communication method as described above uses an optical cable composed of an optical fiber. In this case, an optical transmission system is required to transmit a signal through the optical cable. Such an optical transmission system typically uses any one of wavelength division (WD), space division (SD), time division (TD), and free space division (FD), depending on the implementation method. For example, such a system may be configured with, for example, an Asynchronous Transfer Mode (ATM) Passive Optical Network (PON) network using a time division scheme. In addition, the optical transmission system using the ATM PON network as described above is equipped with devices for multiplexing and demultiplexing to transmit optical signals, and various protocols such as MAC (Media Access Control) protocol for such multiplexing and demultiplexing. The same specific protocol is used. Further, in the optical transmission system using the conventional MAC protocol as described above, as shown in FIG. 1, the plurality of subscriber stations 70A-N are connected to transmit information signals inputted from the subscriber devices 70A-N and uplink. An optical network unit (ONU) 71A-N for outputting the transmitted information signal to the corresponding subscriber device 70A-N, and the up-down information signal input / output to the ONU 71A-N. Optical distribution network (ODN) 72 for distributing to 71A-N and uplink information signal of ONU 71A-N inputted through ODN 72 according to MAC protocol. An optical line terminal (OLT) 74 for transmitting the information signal transmitted from the external ATM switch (not shown) to the corresponding ONU 71A-N through the ODN 72. In this case, the ONU (71A-N) is usually encrypted in accordance with the provisions of ITU-T G.983.1. That is, it includes a scrambler circuit for preventing the continuous "0" or "1" pattern.
그러면, 상기와 같은 종래 광전송시스템의 ONU에 구비되는 스크램블러 회로를 살펴보면, 먼저 OLT(74)로 송신되는 ATM 셀 또는 미니슬롯의 상향 데이터 프레임신호의 전송과 상향 데이터의 스크램블 전송을 제어하는 제어부(75)와, 이 제어부(75)의 스크램블 인에이블(enable)신호에 따라 ATM 셀 또는 미니슬롯의 상향데이터를 직렬 전송처리하는 직렬 스크램블러부(76)와, 상기 가입자기기(70A-N)로부터 입력된 상향데이터들을 저장하는 버퍼(77)와, 상기 버퍼(77)와 직렬 스크램블러부(76)로부터 출력된 신호를 논리연산하는 익스클루시브 OR 게이트(XOR gate:78)와, 상기 직렬 스크램블러부(76)의 최종 출력단과 중간 출력단으로부터 출력된 신호를 논리연산하여 직렬 스크램블러부(76)의 최초입력단으로 입력시키는 익스클루시브 OR 게이트(XOR gate:79)를 포함한다.Then, referring to the scrambler circuit provided in the ONU of the conventional optical transmission system, the control unit 75 for controlling the transmission of the uplink data frame signal of the ATM cell or minislot transmitted to the OLT 74 and the scramble transmission of the uplink data. And a serial scrambler 76 for serially transmitting uplink data of an ATM cell or minislot according to the scramble enable signal of the controller 75, and inputted from the subscriber equipment 70A-N. A buffer 77 for storing upstream data, an exclusive OR gate (XOR gate) 78 for performing a logic operation on the signal output from the buffer 77 and the serial scrambler unit 76, and the serial scrambler unit 76 Exclusive OR gate (XOR gate: 79) for performing a logic operation on the signal output from the final output stage and the intermediate output stage of the input to the first input terminal of the serial scrambler (76).
그리고, 상기 직렬 스크램블러부(76)는 출력단이 다음의 입력단으로 인가되는 다수개의 예컨대, 9개의 D플립플롭(D1-D9)이 직렬로 연결 구성된다.In addition, the serial scrambler unit 76 includes a plurality of D flip-flops D1 to D9 connected in series to each other such that an output terminal is applied to a next input terminal.
여기서, 상기 ATM PON망에서의 MAC 프로토콜은 다수의 ONU(71A-N)로부터 출력되는 상향 데이터 흐름을 효율적으로 다중화하는 기능을 수행하는데, 상기 PON망을 이용하는 상향 데이터는 ITU-T G.983.1의 규정에 의한 프레임(53 cells per frame)에 실어 전송된다. 이때 이 프레임은 크게 GDT(guard time), PRE(preamble), DEL(delimiter)의 PON-OH 및 ATM CELL로 나뉘는데, 이중 GDT는 두 개의 연속적인 셀이 충돌하는 것을 방지하기 위한 데이터이고, PRE는 OLT(74)의 LOCAL TIMING과 관련된 셀의 위상을 추출하는데 이용되고 bit synchronization과 amplitude recovery에도 사용되며, DEL은 ATM 셀의 시작점임을 특정한 패턴을 통해 지시하고 Byte Synchronization을 수행하는데 사용된다.Here, the MAC protocol in the ATM PON network efficiently multiplexes upstream data flows output from a plurality of ONUs 71A-N, and the uplink data using the PON network is in ITU-T G.983.1. It is transmitted in a frame according to the regulations (53 cells per frame). At this time, this frame is divided into guard time (GDT), PRE (preamble), PON-OH of ATM (delimiter) and ATM CELL. Among these, GDT is data to prevent two consecutive cells from colliding. It is used to extract the phase of the cell related to LOCAL TIMING of OLT 74. It is also used for bit synchronization and amplitude recovery. DEL is used to indicate the starting point of ATM cell through a specific pattern and to perform byte synchronization.
한편, 상기와 같은 종래 스크램블러 회로의 동작을 살펴보면, 먼저 다수의 가입자기기(70A-N)로부터 상향데이터가 출력되면 그 출력된 상향데이터들은 버퍼(77)에 저장되게 된다. 이때 상기 OLT(74)로부터 PLOAM(physical layer operations, administration and maintenance)신호가 ODN(72)을 경유하여 특정 ONU(71A)의 제어부(75)로 입력되게 된다. 그러면, 상기 특정 ONU(71A)의 제어부(75)는 입력된 POLAM신호를 분석하여 버퍼(77)에 저장되어 있던 상향 데이터에 대해 스크램블을 실행한다.Meanwhile, referring to the operation of the conventional scrambler circuit, first, when upstream data is output from the plurality of subscriber stations 70A-N, the output upstream data is stored in the buffer 77. At this time, the physical layer operations, administration and maintenance (PLOAM) signal from the OLT 74 is input to the control unit 75 of the specific ONU 71A via the ODN 72. Then, the controller 75 of the specific ONU 71A analyzes the input POLAM signal and scrambles the upstream data stored in the buffer 77.
즉, 상기 제어부(75)는 도 2의 (a),(b)에 도시된 바와같이 상향 데이터중에서 오버헤드를 제외한 53 바이트 또는 미니슬롯의 경우 Payload에 대해 스크램블하는데, 예컨대, 오버헤드를 제외한 X의 위치에서 제어부(75)는 리셋 펄스신호를 각 D플립플롭(D1-9)의 S단으로 인가한다. 그러면, 상기 각 D 플립플롭들(D1-9)은 상기 제어부(75)의 리셋펄스신호에 따라 "1"로 셋트되어 클럭단으로 입력되는 155[MHz]의 빠른 클럭신호에 따라 한 비트씩 직렬로 x9+ x4+ 1의 생성다항식의 형태로 스크램블한다.That is, the controller 75 scrambles the payload in the case of 53 bytes except the overhead or the minislot among the uplink data as shown in (a) and (b) of FIG. 2, for example, X except the overhead. At the position of the control unit 75 applies a reset pulse signal to the S stage of each D flip-flop (D1-9). Then, each D flip-flop (D1-9) is set to "1" in accordance with the reset pulse signal of the control unit 75 in series by one bit in accordance with the fast clock signal of 155 [MHz] input to the clock terminal Scramble in the form of polynomial of x 9 + x 4 + 1.
예컨대, 상기 제어부(75)의 리셋펄스에 의해 각 D 플립플롭들(D1-9)이 동시에 "1"로 셋팅되는 구간에서 처음 D 플립플롭(D1)의 D입력에 "1"이 입력되면 이 D 플립플롭(D1)의 Q출력은 "1"이 생성되어 다음 D 플립플롭(D2)의 D입력으로 인가된다. 이와 같은 직렬방식으로 상기 9개의 D 플립플롭(D1-D9)이 155[MHz]의 클럭에 동기되어 각각 직렬로 동작하는데, 이때 상기 4번째 D 플립플롭(D4)의 Q출력은 익스클루시브 OR 게이트(79)로 입력된다. 그리고, 상기 익스클루시브 OR 게이트(79)는 상기 D 플립플롭(D9)의 Q출력과 D 플립플롭(D4)의 Q 출력을 다시 논리연산(XOR)하고 그 출력을 D 플립플롭(D1)의 D입력으로 제공한다. 또한, 상기 D 플립플롭(D9)은 그 출력신호를 익스클루시브 OR 게이트(78)의 입력으로 제공하는데, 결국 상기 D 플립플롭(D9)의 Q출력신호는 "x9+ x4+ 1"의 생성다항식을 만족하는 출력신호를 익스클루시브 OR 게이트(78)로 출력한다. 그러면, 상기 NOR 게이트(78)는 스크램블러부(76)의 D 플립플롭(D9)으로부터 출력되는 1비트의 직렬 스크램블신호를 버퍼(77)에 저장된 ATM 셀 또는 미니슬롯의 상향데이터와 논리연산(XOR)하여 스크램블시킨다음 그 스크램블된 데이터를 ODN(72)을 경유하여 OLT(74)로 전송한다.For example, when "1" is input to the D input of the first D flip-flop D1 in a section in which each of the D flip-flops D1-9 is simultaneously set to "1" by the reset pulse of the controller 75, The Q output of the D flip-flop D1 is generated and applied to the D input of the next D flip-flop D2. In this serial manner, the nine D flip-flops D1-D9 operate in series with each other in synchronization with a clock of 155 [MHz], where the Q output of the fourth D flip-flop D4 is an exclusive OR. It is input to the gate 79. In addition, the exclusive OR gate 79 performs a logical operation (XOR) on the Q output of the D flip-flop D9 and the Q output of the D flip-flop D4, and outputs the output of the D flip-flop D1. Provided by D input. Further, the D flip-flop D9 provides its output signal as an input of the exclusive OR gate 78, so that the Q output signal of the D flip-flop D9 is "x 9 + x 4 + 1". The output signal satisfying the polynomial of generation is output to the exclusive OR gate 78. Then, the NOR gate 78 performs a logic operation (XOR) on the 1-bit serial scramble signal output from the D flip-flop D9 of the scrambler 76 and the uplink data of the ATM cell or the mini slot stored in the buffer 77. Scrambled data is transmitted to the OLT 74 via the ODN 72.
그러나, 상기와 같은 종래 광전송시스템의 ONU에 구비되는 스크램블러 회로는 상향데이터의 스크램블 처리시 버퍼(77)에 저장된 ATM 셀 또는 미니슬롯의 상향데이터를 155[MHz]의 빠른 클럭신호에 의해 직렬로 처리하기 때문에 타이밍 마진(timing margin)이 충분하지 않아 그에 따라 이 스크램블러 회로가 오동작되는 결점을 야기시켰다. 뿐만 아니라, 상기와 같은 종래 스크램블러 회로는 데이터를 비트단위로 스크램블 처리해야 하기 때문에 스크램블러 회로의 기능성도 상당히 저하되는 문제점이 있었다.However, the scrambler circuit provided in the ONU of the conventional optical transmission system as described above serially processes the uplink data of the ATM cell or the mini slot stored in the buffer 77 by the fast clock signal of 155 [MHz] during the scramble process of the uplink data. As a result, the timing margin is not sufficient, which causes the scrambler circuit to malfunction. In addition, the conventional scrambler circuit as described above has a problem that the functionality of the scrambler circuit is also significantly degraded because the data must be scrambled in bit units.
이에 본 발명은 상기와 같은 종래 제반 문제점을 해결하기 위해 발명된 것으로, ATM PON망의 ONU에서 OLT로 상향데이터를 전송할 경우 오버헤드를 제외한 53 바이트 또는 미니슬롯의 경우 Payload에 대해 병렬방식으로 스크램블시킴으로써, 상향데이터에 대한 병렬 스크램블시 종래의 클럭신호보다 8배 느린 19.44MHz의 클럭신호로 동작되기 때문에 클럭에 따른 타임마진을 충분히 확보할 수 있으므로 그에 따라 스크램블러 회로의 오동작을 방지할 수 있는 광전송시스템의 병렬 스크램블러 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been invented to solve the above-mentioned problems. In the case of transmitting uplink data from the ONU of the ATM PON network to the OLT, 53 bytes except the overhead or the minislot is scrambled in parallel for the payload. In case of parallel scramble for upstream data, it is operated as a clock signal of 19.44MHz which is 8 times slower than the conventional clock signal. The purpose is to provide a parallel scrambler circuit.
본 발명의 다른 목적은 병렬 스크램블 처리동작을 간단한 회로구성에 의해 바이트 단위로 간편히 실행하게 되므로 그에 따라 스크램블러 회로의 기능성도 향상되는 광전송시스템의 병렬 스크램블러 회로를 제공하는데 있다.Another object of the present invention is to provide a parallel scrambler circuit of an optical transmission system in which the parallel scramble processing operation can be easily performed in units of bytes by a simple circuit configuration, thereby improving the functionality of the scrambler circuit.
상기와 같은 목적을 달성하기 위한 본 발명은 다수의 가입자기기로부터 입력되는 통신신호를 OLT로 전송하는 ONU를 구비한 광전송시스템에서, 상기 가입자기기로부터 입력된 상향데이터들을 저장하는 버퍼와, 상기 OLT로 전송되는 ATM 셀 또는 미니슬롯의 상향 데이터의 병렬 스크램블을 위해 스크램블 인에이블신호를 생성하는 제어부와, 이 제어부의 스크램블 인에이블 신호를 동시에 인가받아 "x9+ x4+ 1"의 생성다항식의 형태로 논리조합되어 각각 입력되는 스크램블신호를 논리연산하여 스크램블 논리신호로 출력하는 병렬입력 OR 게이트부와, 상기 병렬입력 OR 게이트부의 개별 OR 게이트들로부터 각각 출력된 스크램블 논리신호를 클럭신호에 따라 바이트단위의 병렬연산 처리하는 병렬 스크램블러부와, 상기 병렬 스크램블러부의 출력단으로부터 각각 바이트 단위의 병렬신호로 출력되는 스크램블신호를 개별적으로 인가받아 버퍼로부터 각각 병렬로 입력되는 ATM 셀 또는 미니슬롯의 상향데이터와 논리 연산하여 바이트단위로 병렬처리하는 병렬출력 익스클루시브 OR 게이트부와, 상기 바이트단위의 병렬데이터를 비트단위의 직렬데이터로 변환하는 병렬/직렬 변환부로 이루어진 광전송시스템의 병렬 스크램블러 회로를 제공한다.The present invention for achieving the above object in the optical transmission system having an ONU for transmitting a communication signal input from a plurality of subscriber devices to the OLT, a buffer for storing the upstream data input from the subscriber device, and to the OLT A control unit for generating a scramble enable signal for parallel scramble of uplink data of a transmitted ATM cell or a minislot and a generation of "x 9 + x 4 + 1" by receiving a scramble enable signal of the control unit at the same time. A parallel input OR gate unit for performing logical operation on the scrambled signals which are logically combined and outputted as scrambled logic signals, and a scrambled logic signal respectively output from individual OR gates of the parallel input OR gate unit in accordance with a clock signal. From a parallel scrambler section for performing parallel operation of the parallel scrambler section The parallel output exclusive OR gate unit which receives the scramble signal output as the parallel signal of each byte unit separately and performs logical operation with the upstream data of the ATM cell or the mini slot inputted in parallel from the buffer, respectively, and performs the parallel processing by byte unit. The present invention provides a parallel scrambler circuit for an optical transmission system including a parallel / serial conversion unit for converting the parallel data in bytes into serial data in bits.
도 1은 종래 광전송시스템의 ONU의 스크램블러회로를 설명하는 블록도.1 is a block diagram illustrating a scrambler circuit of an ONU of a conventional optical transmission system.
도 2의 (a),(b)는 상향데이터의 스크램블동작을 설명하는 설명도.2 (a) and 2 (b) are explanatory views for explaining a scramble operation of upstream data.
도 3은 본 발명의 회로를 설명하는 설명도.3 is an explanatory diagram illustrating a circuit of the present invention.
<부호의 상세한 설명><Detailed Description of Codes>
1A-N : 가입자기기 2 : OLT1A-N: Subscriber Device 2: OLT
3A-N : ONU 4 : 버퍼3A-N: ONU 4: Buffer
5 : 제어부 6 : 병렬입력 OR 게이트부5: control unit 6: parallel input OR gate unit
7A-I: OR 게이트 8 : 병렬 스크램블러부7A-I: OR gate 8: parallel scrambler section
9A-H: 익스클루시브 OR 게이트 10: 병렬출력 익스클루시브 OR 게이트부9A-H: Exclusive OR Gate 10: Parallel Output Exclusive OR Gate
11: 제어 OR 게이트 12: 병렬/직렬 변환부11: control OR gate 12: parallel / serial conversion section
13: ODN13: ODN
D1-D9: D 플립플롭D1-D9: D flip-flop
이하, 본 발명을 첨부된 예시도면에 의거 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 발명 회로는 도 3에 도시된 바와같이 다수의 가입자기기(1A-N)로부터 입력되는 통신신호를 OLT(2)로 전송하는 ONU(3A-N)에 구비되는 것으로, 상기 가입자기기(1A-N)로부터 입력된 상향데이터들을 저장하는 버퍼(4)와, 상기 OLT(2)로 전송되는 ATM 셀 또는 미니슬롯의 상향 데이터의 병렬 스크램블을 위해 스크램블 인에이블신호를 생성하는 제어부(5)와, 이 제어부(5)의 스크램블 인에이블 신호를 동시에 인가받아 "x9+ x4+ 1"의 생성다항식으로 형태로 논리조합되어 각각 입력되는 스크램블신호를 논리연산(OR)하여 스크램블 논리신호로 출력하는 복수개의 OR 게이트(OR gate)로 구성된 병렬입력 OR 게이트부(6)와, 이 병렬입력 OR 게이트부(6)의 개별 OR 게이트들(7A-I)로부터 각각 출력된 스크램블 논리신호를 19.44[MHz]의 클럭신호(TBYTCK)에 따라 바이트단위의 병렬연산 처리하고 D 플립플롭(D1-9)이 복수개 연결된 병렬 스크램블러부(8)와, 이 병렬 스크램블러부(8)의 출력단으로부터 각각 바이트 단위의 병렬신호로 출력되는 스크램블신호를 개별적으로 인가받아 버퍼(4)로부터 각각 병렬로 입력되는 ATM 셀 또는 미니슬롯의 상향데이터와 논리 연산(XOR)하여 바이트단위로 병렬처리하는 복수개의 익스클루시브 OR 게이트(9A-H)로 구성된 병렬출력 익스클루시브 OR 게이트부(10)와 상기 바이트 단위의 병렬데이터를 비트단위의 직렬데이터로 변환하는 병렬/직렬 변환부(12)를 포함한다.As shown in FIG. 3, the circuit of the present invention is provided in the ONU 3A-N for transmitting the communication signals inputted from the plurality of subscriber devices 1A-N to the OLT 2, and the subscriber devices 1A-N. A buffer 4 for storing upstream data input from N), a controller 5 for generating a scramble enable signal for parallel scramble of upstream data of an ATM cell or a minislot transmitted to the OLT 2, The scramble enable signal of the control unit 5 is simultaneously applied and logically combined in a form of "x 9 + x 4 + 1" in the form of a polynomial to logically perform input (OR) and output each of the scramble signals as a scramble logic signal. A scramble logic signal output from each of the parallel input OR gate section 6 composed of a plurality of OR gates and the individual OR gates 7A-I of the parallel input OR gate section 6 is 19.44 [MHz]. Parallel operation in bytes according to the clock signal (TBYTCK) And a parallel scrambler unit 8 to which a plurality of D flip-flops D1-9 are connected, and a scramble signal output as a parallel signal in units of bytes from the output terminal of the parallel scrambler unit 8, respectively, to separately receive a buffer 4 Parallel output exclusive OR gate section consisting of a plurality of exclusive OR gates 9A-H that are logically processed (XOR) with upstream data of ATM cells or minislots inputted in parallel from each other in parallel to each other in bytes. 10) and a parallel / serial conversion unit 12 for converting the parallel data in byte unit into serial data in bit unit.
그리고, 상기 병렬입력 OR 게이트부(6)에는 복수개 예컨대, 9개의 OR 게이트(7A-I)의 입력단에 제어부(5)의 스크램블 인에이블신호(FP)가 동시에 각각 입력되고 또다른 입력단에 "x9+ x4+ 1"의 생성다항식으로 형태로 논리조합된 스크램블 논리신호가 각각 입력되도록 구성된다.In addition, a plurality of scramble enable signals FP of the control unit 5 are simultaneously input to the parallel input OR gate part 6 at the input terminals of the nine OR gates 7A-I, respectively, and " x " A scrambled logic signal logically combined in a form of 9 + x 4 + 1 "is configured to be input respectively.
예컨대, 상기 OR 게이트(7A)의 입력단에는 D 플립플롭(D9)의 출력신호(X1)만 입력된다. 그리고, 상기 OR 게이트(7B)의 입력단에는 D 플립플롭(D1)의 출력(X9)과 D 플립플롭(D6)의 출력(X4)이 익스클루시브 오어(XOR)연산된 신호가, 상기 OR 게이트(7C)의 입력단에는 D 플립플롭(D2)의 출력(X8)과 D 플립플롭(D7)의 출력(X3)이 익스클루시브 오어(XOR)연산된 신호가, 상기 OR 게이트(7D)의 입력단에는 D 플립플롭(D3)의 출력(X7)과 D 플립플롭(D8)의 출력(X2)이 익스클루시브 오어(XOR)연산된 신호가, 상기 OR 게이트(7E)의 입력단에는 D 플립플롭(D4)의 출력(X6)과 D 플립플롭(D9)의 출력(X1)이 익스클루시브 오어연산된 신호가, 상기 OR 게이트(7F)의 입력단에는 D 플립플롭(D1)의 출력(X9)과 D 플립플롭(D5)의 출력(X5)과 D 플립플롭(D6)의 출력(X4)이 익스클루시브 오어 연산된 신호가, 상기 OR 게이트(7G)의 입력단에는 D 플립플롭(D2)의 출력(X8)과 D 플립플롭(D6)의 출력(X4)과 D 플립플롭(D7)의 출력(X3)이 익스클루시브 오어 연산된 신호가, 상기 OR 게이트(7H)의 입력단에는 D 플립플롭(D3)의 출력(X7)과 D 플립플롭(D7)의 출력(X3)과 D 플립플롭(D8)의 출력(X2)이 익스클루시브오어 연산된 신호 및 상기 OR 게이트(7I)의 입력단에는 D 플립플롭(D4)의 출력(X6)과 D 플립플롭(D8)의 출력(X2)과 D 플립플롭(D9)의 출력(X1)이 익스클루시브 오어 연산된 신호가 각각 연결된다. 또한, 상기 병렬입력 OR 게이트부(6)에는 제어부(5)의 FP(스크램블 구간 전에서 플립플롭을 모두 "1"로 셋트하기 위한 신호) 혹은 PLDEN(데이터의 경우 53 바이트 구간, 미니슬롯의 경우 Payload 구간에서만 스크램블을 하기 위한 인에이블신호)를 논리 연산(OR)하는 제어 OR 게이트(11)를 포함한다.For example, only the output signal X1 of the D flip-flop D9 is input to the input terminal of the OR gate 7A. At the input terminal of the OR gate 7B, a signal in which the output X9 of the D flip-flop D1 and the output X4 of the D flip-flop D6 are subjected to an exclusive or XOR operation is generated. At an input terminal of 7C, a signal obtained by performing an XOR operation on the output X8 of the D flip-flop D2 and the output X3 of the D flip-flop D7 is an input terminal of the OR gate 7D. A signal in which the output X7 of the D flip-flop D3 and the output X2 of the D flip-flop D8 are exclusive or XOR-operated is provided, and a D flip-flop ( A signal in which the output X6 of D4 and the output X1 of the D flip-flop D9 are exclusively ORed is input to the input terminal of the OR gate 7F and the output X9 of the D flip-flop D1. The output of the D flip-flop D5 and the output of the D flip-flop D6 X4 are computed exclusively, and the output of the D flip-flop D2 is provided at an input terminal of the OR gate 7G. (X8) and D flip-flop (D6) output (X4) and D flip-flop (D7) The output X3 of the output X3) is an exclusive OR operation. The output X7 of the D flip-flop D3 and the outputs X3 and D of the D flip-flop D7 are provided at the input terminal of the OR gate 7H. The output X2 of the flip-flop D8 is an exclusive OR operation and the output X6 of the D flip-flop D4 and the output X2 of the D flip-flop D8 at the input terminal of the OR gate 7I. ) And an output X1 of the output D1 of the D flip-flop D9 are connected to each other. In addition, the parallel input OR gate section 6 has an FP (signal for setting all flip-flops to "1" before the scramble section) or PLDEN (53 bytes section for data and minislot for the control section 5). The control OR gate 11 performs a logical operation (OR) on the enable signal for scramble only in the payload section.
여기서, 상기 "x9+ x4+ 1"의 생성다항식형태로 병렬 스크램블 처리되는 신드롬 관계식을 수학식[1]과 같이 표시할 수 있다.Here, the syndrome relational expression that is scrambled in parallel in the generated polynomial form of "x 9 + x 4 + 1" may be expressed as in Equation [1].
X8[t+T]=X9[t] XOR X4[t],X 8 [t + T] = X 9 [t] XOR X 4 [t],
X7[t+T]=X8[t] XOR X3[t],X 7 [t + T] = X 8 [t] XOR X 3 [t],
X6[t+T]=X7[t] XOR X2[t],X 6 [t + T] = X 7 [t] XOR X 2 [t],
X5[t+T]=X6[t] XOR X1[t],X 5 [t + T] = X 6 [t] XOR X 1 [t],
X4[t+T]=X9[t] XOR X5[t] XOR X4[t],X 4 [t + T] = X 9 [t] XOR X 5 [t] XOR X 4 [t],
X3[t+T]=X8[t] XOR X4[t] XOR X3[t],X 3 [t + T] = X 8 [t] XOR X 4 [t] XOR X 3 [t],
X2[t+T]=X7[t] XOR X3[t] XOR X2[t],X 2 [t + T] = X 7 [t] XOR X 3 [t] XOR X 2 [t],
X1[t+T]=X6[t] XOR X2[t] XOR X1[t].X 1 [t + T] = X 6 [t] XOR X 2 [t] XOR X 1 [t].
다음에는 상기와 같은 본 발명 회로의 작용, 효과를 설명한다.Next, the operation and effect of the circuit of the present invention as described above will be described.
본 발명 회로는 먼저, 다수의 가입자기기(1A-N)에 상향데이터가 존재하면 이 상향데이터들은 ONU(3A-N)의 버퍼(4)로 출력되어 저장되게 된다. 이때 상기 OLT(2)로부터 PLOAM(physical layer operations, administration and maintenance)신호가 ODN(13)을 경유하여 특정 ONU(3A-N)의 제어부(5)로 입력되게 되면, 상기 특정 ONU(3A-N)의 제어부(5)는 입력된 POLAM신호를 분석하여 버퍼(4)에 저장되어 있던 상향 데이터에 대해 병렬 스크램블을 실행하고 그 스크램블된 상향데이터를 병렬/직렬 변환부(12)에서 비트단위의 직렬데이터로 변환한 후 ODN(13)을 경유하여 OLT(2)로 전송된다.In the circuit of the present invention, when uplink data exists in a plurality of subscriber stations 1A-N, the upstream data is output to the buffer 4 of the ONU 3A-N and stored. At this time, if the PLOAM (physical layer operations, administration and maintenance) signal from the OLT (2) is input to the control unit 5 of the specific ONU (3A-N) via the ODN (13), the specific ONU (3A-N) The controller 5 analyzes the inputted POLAM signal and executes parallel scramble on the upstream data stored in the buffer 4 and serializes the scrambled upstream data in the parallel unit by the parallel / serial converter 12. The data is converted into data and transmitted to the OLT 2 via the ODN 13.
즉, 상기 제어부(5)는 도 2의 (a),(b)에 도시된 바와같이 상향 데이터중에서 오버헤드를 제외한 53 바이트 또는 미니슬롯의 경우 Payload에 대해 스크램블하는데, 예컨대, 오버헤드를 제외한 X의 위치에서 제어부(5)는 FP 신호를 병렬입력 OR 게이트부(6)의 각 OR 게이트(7A-I)의 입력단에 동시에 인가한다. 이때, 상기 각 OR 게이트(7A-I)의 또다른 입력단에는 상기 수학식[1]에 표시된 바와같이 "x9+ x4+ 1"의 생성다항식형태로 병렬 스크램블 논리신호가 각각 입력된다. 따라서, 상기 각 OR 게이트(7A-I)는 입력된 병렬 스크램블 논리신호와 제어부(5)의 FP신호를 논리 연산(XOR)하여 병렬 스크램블러(8)의 각 D플립플롭(D1-9)의 입력단으로 각각 출력시키고 제어 OR 게이트(11)의 출력도 상기 각 D 플립플롭(D1-9)의 인에이블단자로 각각 입력된다. 여기서, 상기 제어부(5)는 상향 데이터가 ATM셀인 경우 53바이트구간에서, 미니슬롯인 경우 Payload 구간에서 PLDEN신호를 하이신호로 하여 상기 제어 OR 게이트(11)로 출력된다.That is, the controller 5 scrambles Payload in the case of 53 bytes except the overhead or the minislot among the uplink data as shown in (a) and (b) of FIG. 2, for example, X except the overhead. At the position, the control section 5 simultaneously applies the FP signal to the input terminal of each OR gate 7A-I of the parallel input OR gate section 6. In this case, parallel scrambled logic signals are input to the input terminals of the respective OR gates 7A-I in a polynomial form of "x 9 + x 4 + 1" as shown in Equation [1]. Accordingly, each of the OR gates 7A-I performs a logic operation (XOR) on the input parallel scramble logic signal and the FP signal of the controller 5 to input an input terminal of each D flip-flop D1-9 of the parallel scrambler 8. And the output of the control OR gate 11 are also input to the enable terminals of the respective D flip-flops D1-9. Here, the control unit 5 is output to the control OR gate 11 with the PLDEN signal as the high signal in the 53-byte section when the uplink data is an ATM cell, and in the Payload section when the mini-slot.
예컨대, 상기 OR 게이트(7A)의 출력은 D 플립플롭(D1)의 입력으로, OR 게이트(7B)의 출력은 D 플립플롭(D2)의 입력으로, OR 게이트(7C)의 출력은 D 플립플롭(D3)의 입력으로, OR 게이트(7D)의 출력은 D 플립플롭(D4)의 입력으로, OR 게이트(7E)의 출력은 D 플립플롭(D5)의 입력으로, OR 게이트(7F)의 출력은 D 플립플롭(D6)의 입력으로, OR 게이트(7G)의 출력은 D 플립플롭(D7)의 입력으로, OR 게이트(7H)의 출력은 D 플립플롭(D8)의 입력으로, OR 게이트(7I)의 출력은 D 플립플롭(D9)의 입력으로 각각 출력된다. 따라서, 상기 병렬 스크램블러부(8)의 각 D 플립플롭들(D1-D9)은 제어 OR 게이트(11)의 인에이블 신호에 따라 "1"로 셋트되어 클럭단으로 입력되는 19.44[MHz]의 클럭신호를 이용하여 병렬로 "x9+ x4+ 1"의 생성다항식의 형태로 스크램블신호를 각각 출력하여 병렬출력 익스클루시브 OR 게이트부(10)의 각 익스클루시브 OR 게이트(9A-H)로 입력시킨다. 이때, 상기 익스클루시브 OR 게이트들(9A-H)은 병렬 스크램블러부(8)의 각 D 플립플롭(D1-9)으로부터 바이트 단위의 병렬신호로 출력된 스크램블신호를 버퍼(4)로부터 각각 1비트씩 병렬로 동시에 입력되는 ATM 셀 또는 미니슬롯의 상향데이터와 논리 연산(XOR)하여 바이트단위의 병렬스크램블 데이터를 생성한다. 즉, 상기 각 익스클루시브 OR 게이트들(9A-H)은 수학식[2]에 표시된 바와같이 스크램블 상향데이터를 생성한다.For example, the output of the OR gate 7A is the input of the D flip-flop D1, the output of the OR gate 7B is the input of the D flip-flop D2, and the output of the OR gate 7C is the D flip-flop. With the input of D3, the output of the OR gate 7D is the input of the D flip-flop D4, the output of the OR gate 7E is the input of the D flip-flop D5, and the output of the OR gate 7F. Is the input of the D flip-flop D6, the output of the OR gate 7G is the input of the D flip-flop D7, the output of the OR gate 7H is the input of the D flip-flop D8, and the OR gate ( The output of 7I) is output to the input of the D flip-flop D9, respectively. Accordingly, each of the D flip-flops D1-D9 of the parallel scrambler unit 8 is set to "1" according to the enable signal of the control OR gate 11 and input to the clock stage of 19.44 [MHz]. Generation of "x 9 + x 4 + 1" in parallel using a signal The scrambled signals are output in the form of a polynomial and each of the exclusive OR gates 9A-H of the parallel output exclusive OR gate section 10 is generated. Enter In this case, the exclusive OR gates 9A-H each output a scramble signal output from the buffer 4 as a parallel signal in units of bytes from each of the D flip-flops D1-9 of the parallel scrambler unit 8. Parallel scrambled data in bytes are generated by performing a logical operation (XOR) with upstream data of an ATM cell or minislot inputted in parallel at the same time bit by bit. That is, each of the exclusive OR gates 9A-H generates scrambled upstream data as shown in Equation [2].
SCD[6]=X8XOR D[6],SCD [6] = X 8 XOR D [6],
SCD[5]=X7XOR D[5],SCD [5] = X 7 XOR D [5],
SCD[4]=X6XOR D[4],SCD [4] = X 6 XOR D [4],
SCD[3]=X5XOR D[3],SCD [3] = X 5 XOR D [3],
SCD[2]=X4XOR D[2],SCD [2] = X 4 XOR D [2],
SCD[1]=X3XOR D[1],SCD [1] = X 3 XOR D [1],
SCD[0]=X2XOR D[0].SCD [0] = X 2 XOR D [0].
예컨대, 상기 익스클루시브 OR 게이트(9A)는 D 플립플롭(D1)의 Q로부터 "1"이 입력되었다면 이 "1"을 이용하여 버퍼(4)로부터 입력된 상향데이터의 1비트를 스크램블시켜 출력하게 되는데, 이와 동시에 나머지 익스클루시브 OR 게이트(9B-H) 역시 각각의 자신과 연결된 D 플립플롭(D2-9)로부터 입력된 스크램블 신호를 이용하여 동시에 스크램블하므로 버퍼(4)측에서 볼 때 바이트단위로 상향데이터를 스크램블하게 된다. 따라서, 상기와 같은 과정을 거쳐 상향데이터가 병렬 스크램블되므로 클럭신호가 종래에 비해 19.44[MHz]의 비교적 저클럭 신호라도 충분히 D 플립플롭(D1-9)이 동작하게 되어 그 만큼 타임마진이 여유를 가지게 된다.For example, the exclusive OR gate 9A scrambles one bit of the upstream data input from the buffer 4 using the "1" when "1" is input from Q of the D flip-flop D1. At the same time, the rest of the exclusive OR gates 9B-H are also scrambled simultaneously using the scrambled signals inputted from the respective D flip-flops D2-9 connected to each other. It scrambles uplink data in units. Therefore, since the upstream data is scrambled in parallel through the above process, even if the clock signal is relatively low clock signal of 19.44 [MHz], the D flip-flop (D1-9) is sufficiently operated so that the time margin is relaxed. Have.
한편, 상기 각 익스클루시브 OR 게이트들(9A-H)의 병렬 스크램블 데이터들은 병렬/직렬 변환부(12)에서 비트단위의 직렬데이터로 변환한 후 ODN(13)을 경유하여 OLT(2)로 전송된다.On the other hand, the parallel scrambled data of each of the exclusive OR gates 9A-H is converted into serial data in units of bits by the parallel / serial converter 12 and then transferred to the OLT 2 via the ODN 13. Is sent.
이상 설명에서와 같이 본 발명은 ATM PON망의 ONU에서 OLT로 상향데이터를 전송할 경우 오버헤드를 제외한 53 바이트 또는 미니슬롯의 경우 Payload에 대해 병렬방식으로 스크램블시킴으로써, 상향데이터에 대한 병렬 스크램블시 종래의 클럭신호보다 8배 느린 19.44MHz의 클럭신호로 동작되기 때문에 클럭에 따른 타임마진을 충분히 확보할 수 있으므로 그에 따라 스크램블러 회로의 오동작을 방지할 수 있는 장점을 가지고 있다.As described above, according to the present invention, when the uplink data is transmitted from the ONU of the ATM PON network to the OLT, 53 bytes except the overhead or the minislot is scrambled in a parallel manner for the payload. Since it operates with a clock signal of 19.44MHz, which is eight times slower than a clock signal, it is possible to secure a sufficient time margin according to the clock, thereby preventing the malfunction of the scrambler circuit.
또한, 본 발명에 의하면, 병렬 스크램블 처리동작을 간단한 회로구성에 의해 바이트단위로 간편히 실행하게 되므로 그에 따라 스크램블러 회로의 기능성도 향상되는 효과도 있다.In addition, according to the present invention, since the parallel scramble processing operation is easily performed in units of bytes by a simple circuit configuration, the functionality of the scrambler circuit can be improved accordingly.
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