KR100418602B1 - Chip type array electronic component - Google Patents
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Abstract
본 발명은 외부 전극의 도금두께의 편차를 시정하고, 특히 내측에 배치된 외부 전극의 도금층이 얇아지는 것을 방지하고, 나아가서는 기판에의 실장 불량을 해소할 수 있는 칩형 어레이 전자 부품을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention provides a chip array electronic component capable of correcting a variation in the plating thickness of an external electrode, preventing the plating layer of an external electrode disposed in particular from becoming thin, and further eliminating a mounting failure on a substrate. The purpose.
본 발명의 칩형 어레이 전자 부품에 따르면, 시트를 적층하여 이루어지는 베이스부재(10)에 4개의 커패시터 등의 전기 소자를 내장하고, 베이스부재(10)의 표면에 외부 전극(13a, 13b)을 배치한다. 내측에 위치하는 전극(13b)의 폭칫수 b는 양단에 위치하는 전극(13a)의 폭칫수 a보다도 크게 설정되며, 도금시에 사용되는 도전성 매체와의 접촉 확률을 증대시키고 있다.According to the chip array electronic component of the present invention, an electric element such as four capacitors is embedded in the base member 10 formed by stacking sheets, and external electrodes 13a and 13b are disposed on the surface of the base member 10. . The width dimension b of the electrode 13b located inside is set to be larger than the width dimension a of the electrode 13a located at both ends, and the contact probability with the conductive medium used at the time of plating is increased.
Description
본 발명은 칩형 어레이 전자 부품, 특히 세라믹제의 베이스부재에 복수의 커패시터, 인덕터, 저항기 등의 전기 소자를 내장한 칩형 어레이 전자 부품에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip array electronic component, particularly a chip array electronic component in which electrical elements such as a plurality of capacitors, inductors, and resistors are incorporated in a base member made of ceramic.
종래에는, 도 4에 나타낸 바와 같이, 시트를 적층하여 이루어지는 베이스부재(1)에, 내부 전극을 형성하여 복수의 커패시터, 인덕터, 저항기 등의 전기 소자를 구성하고(도 4에서는 도시하지 않았으나, 4개의 소자가 내장되어 있다), 베이스부재(1)의 표면에 각 소자와 전기적으로 접속된 외부 전극(2)을 일정 간격으로 형성한 칩형 어레이 전자 부품이 여러가지 제공되어 있다.Conventionally, as shown in FIG. 4, internal electrodes are formed in the base member 1 formed by stacking sheets to form electrical elements such as a plurality of capacitors, inductors, and resistors (not shown in FIG. 4, but 4). And a plurality of chip array electronic components in which external electrodes 2 electrically connected to the respective elements are formed on the surface of the base member 1 at regular intervals.
베이스부재(1)는 유전체, 자성체, 비자성체 또는 절연체의 세라믹 시트를 적층한 것이다. 외부 전극(2)은 도전성 페이스트를 도포 또는 전사한 후, 베이킹한 바탕층상에 Cu, Ni, Sn 등을 전기 도금한 도금층으로 이루어진다. 각 전극(2)의 폭칫수 a, b는 동일하다.The base member 1 is a laminate of ceramic sheets of dielectric, magnetic material, nonmagnetic material or insulator. The external electrode 2 consists of a plating layer which electroplated Cu, Ni, Sn, etc. on the baked base layer after apply | coating or transferring an electrically conductive paste. The width dimensions a and b of each electrode 2 are the same.
그런데, 도 4에 나타낸 종래의 칩형 어레이 전자 부품에 있어서는, 외부 전극(2)의 도금층을 형성할 때, 도 5에 나타낸 바와 같이, 바탕층을 형성한 베이스부재(1) 및 스틸 볼 등의 도전성 매체(3)를 도금 장치(도시하지 않음)에 투입, 혼합하고, 매체(3)에 의해 도금한다.By the way, in the conventional chip type array electronic component shown in FIG. 4, when forming the plating layer of the external electrode 2, as shown in FIG. 5, electroconductivity, such as the base member 1 in which the base layer was formed, steel balls, etc. The medium 3 is put into a plating apparatus (not shown), mixed, and plated by the medium 3.
그러나, 매체(3)의 직경이 상대적으로 크기 때문에, 양단의 전극(2)에 대하여 내측의 전극(2)의 쪽이 매체(3)와의 접촉성이 나쁘고, 내측의 전극(2)의 도금두께가 아무리해도 얇아지며, 솔더링성이 나쁘고, 실장 불량을 초래한다는 문제점을가지고 있었다. 특히, 최근에는 전자 회로의 소형화에 수반하여 전자 부품의 소형화도 요청되고 있으며, 외부 전극(2)의 배치 간격이 작아진다. 여기서, 전극(2)의 단락 방지를 위하여 도금층의 성장을 억제하기 위해, 도금 시간 및 전류 밀도를 억제하여, 전체적으로 도금두께가 얇아지는 경향이 있다. 이와 같은 경향하에서는, 내측의 전극(2)의 도금두께가 얇아지는 문제는 더욱 현저해진다.However, since the diameter of the medium 3 is relatively large, the inner electrode 2 has poor contact with the medium 3 with respect to the electrodes 2 at both ends, and the plating thickness of the inner electrode 2 is poor. No matter how thin, the solderability is bad, causing a problem in mounting. In particular, in recent years, with the miniaturization of electronic circuits, miniaturization of electronic components has also been demanded, and the arrangement intervals of the external electrodes 2 become small. Here, in order to suppress the growth of the plating layer in order to prevent the short circuit of the electrode 2, the plating time and the current density are suppressed, and the thickness of the plating tends to be reduced as a whole. Under such a tendency, the problem that the plating thickness of the inner electrode 2 becomes thinner becomes more remarkable.
따라서, 본 발명의 목적은 외부 전극의 도금두께의 편차를 시정하고, 특히 내측에 배치된 외부 전극의 도금두께가 얇아지는 것을 방지하고, 나아가서는 기판에의 실장 불량을 해소할 수 있는 칩형 어레이 전자 부품을 제공하는데 있다.Accordingly, an object of the present invention is to fix a variation in the plating thickness of an external electrode, and in particular, to prevent a thinning of the plating thickness of an external electrode disposed inside, and to eliminate a defective mounting on a substrate. To provide parts.
도 1은 본 발명의 한 실시형태인 칩형 어레이 커패시터의 외관을 나타낸 사시도이다.1 is a perspective view showing the appearance of a chip array capacitor which is one embodiment of the present invention.
도 2는 상기 커패시터의 시트를 분해한 상태의 사시도이다.2 is a perspective view of the disassembled sheet of the capacitor.
도 3은 상기 커패시터가 실장되는 기판의 랜드를 나타낸 평면도이다.3 is a plan view illustrating a land of a substrate on which the capacitor is mounted.
도 4는 종래의 칩형 어레이 전자 부품의 외관을 나타낸 사시도이다.4 is a perspective view showing the appearance of a conventional chip type array electronic component.
도 5는 상기 전자 부품과 도금시에 사용되는 매체의 관계를 나타내는 설명도이다.5 is an explanatory diagram showing a relationship between the electronic component and a medium used for plating.
(도면의 주요 부분에 있어서의 부호의 설명)(Explanation of the code in the main part of the drawing)
10: 세라믹제 베이스부재10: ceramic base member
11: 세라믹 시트11: ceramic sheet
12: 내부 전극12: internal electrode
13a, 13b: 외부 전극13a, 13b: external electrode
a, b: 전극 폭칫수a, b: electrode width dimensions
이상의 목적을 달성하기 위하여, 본 발명은 시트를 적층하여 이루어지는 베이스부재와, 상기 베이스부재에 내장된 3개 이상의 전기 소자와, 상기 전기 소자에 접속되며, 또한 상기 베이스부재의 표면에 배열된 외부 전극을 구비한 칩형 어레이 전자 부품에 있어서, 배열 방향의 양단보다 내측에 위치하는 외부 전극의 폭칫수가, 양단에 위치하는 외부 전극의 폭칫수보다도 큰 것을 특징으로 한다.In order to achieve the above object, the present invention provides a base member formed by stacking sheets, at least three electric elements embedded in the base member, and an external electrode connected to the electric element and arranged on the surface of the base member. In the chip array electronic component provided with the above-mentioned, the width dimension of the external electrode located inward of the both ends of an arrangement direction is larger than the width dimension of the external electrode located in both ends.
외부 전극은 바탕층에 도금층을 형성하여 이루어진다. 이 도금층 형성시에, 내측에 위치하는 외부 전극의 폭칫수가 양단에 위치하는 외부 전극의 폭칫수보다도 크게 되어 있기 때문에, 내측에 위치하는 외부 전극은 도전성 매체와의 접촉 확률이 높아지며, 양단에 위치하는 외부 전극의 접촉 확률과 거의 동등해진다. 따라서, 양단 및 내측에 위치하는 외부 전극의 도금두께의 편차가 방지되게 된다.The external electrode is formed by forming a plating layer on the base layer. At the time of forming the plating layer, since the width dimension of the external electrode located inside is greater than the width dimension of the external electrode located at both ends, the external electrode located inside has a high probability of contact with the conductive medium and is located at both ends. Almost equal to the contact probability of the external electrode. Thus, variations in the plating thickness of the external electrodes located at both ends and the inside can be prevented.
(발명의 실시형태)Embodiment of the Invention
이하, 본 발명에 따른 칩형 어레이 전자 부품의 실시형태에 대하여, 첨부의 도면을 참조하여 설명하겠다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of the chip | tip array electronic component which concerns on this invention is described with reference to attached drawing.
도 1은 본 발명의 한 실시형태인 칩형 어레이 커패시터의 외관을 나타낸다. 또한, 도 2는 그 분해 상태를 나타낸다.1 shows the appearance of a chip array capacitor which is one embodiment of the present invention. 2 shows the decomposition state.
도 1, 2에 있어서, 칩형 어레이 커패시터는 유전체로 이루어지는 세라믹 시트(11)상에 소정 형상의 내부 전극(12)을 형성하고, 이들 시트(11)와 상하에 동일한 소재로 이루어지는 복수장의 보호용 시트(11)를 서로 포개고, 건조, 소결한 후, 도 1, 도 2에 나타낸 1단위씩 잘라낸 것이다. 상하에 포개지는 내부 전극(12)에 의하여 4개의 커패시터 어레이가 형성된다.1 and 2, the chip type array capacitor forms a predetermined shape of internal electrodes 12 on a ceramic sheet 11 made of a dielectric material, and a plurality of protective sheets made of the same material above and below these sheets 11 ( 11) are superimposed on one another, dried and sintered, and then cut out by one unit shown in FIGS. 1 and 2. Four capacitor arrays are formed by internal electrodes 12 stacked on top of each other.
시트(11)가 적층되어 이루어지는 베이스부재(10)의 표면에는, 4쌍의 외부 전극(13a, 13b)이 각 커패시터 소자에 대응하여 형성된다. 이들 외부 전극(13a, 13b)은 먼저 바탕층으로서, Ag, Ag-Pd, Cu 등의 도전성 페이스트를 도포 또는 전사한 후에 베이킹하고, 그 후 주지의 배럴 도금법 등으로 Cu, Ni, Sn 등을 전기 도금하여 도금층을 형성한다.On the surface of the base member 10 on which the sheets 11 are laminated, four pairs of external electrodes 13a and 13b are formed corresponding to each capacitor element. These external electrodes 13a and 13b are first coated with a conductive paste such as Ag, Ag-Pd, Cu, or the like as a base layer, and then baked, and then, Cu, Ni, Sn, etc. are electrically charged by a known barrel plating method or the like. By plating, a plating layer is formed.
본 실시형태에 있어서 특징적인 것은, 내측에 위치하는 외부 전극(13b)의 폭칫수 b가 양단에 위치하는 외부 전극(13a)의 폭칫수 a보다도 크게 설정되어 있다는 것이다.The characteristic feature of this embodiment is that the width dimension b of the external electrode 13b located inside is set larger than the width dimension a of the external electrode 13a located at both ends.
통상, 배럴 도금법에서 사용되는 도전성 매체의 직경은 외부 전극의 간격보다도 크고, 아무리해도 내측에 위치하는 전극(13b)에의 접촉 확률이 저하하지만, 본 실시형태와 같이, 내측에 위치하는 전극(13b)의 폭칫수 b를 크게 함으로써, 양단에 위치하는 전극(13a)과 거의 동등한 접촉 확률까지 높일 수 있다.Usually, the diameter of the conductive medium used by the barrel plating method is larger than the distance between the external electrodes, and even if the contact probability to the electrode 13b located inside decreases, the electrode 13b located inside, as in the present embodiment, By increasing the width dimension b, the contact probability almost equal to that of the electrodes 13a located at both ends can be increased.
따라서, 본 실시형태에서는, 내측에 위치하는 전극(13b)의 도금층의 두께를 양단에 위치하는 전극(13a)과 거의 동일하게 성막할 수 있으며, 기판에의 실장시의 접속 불량 등의 문제점이 해소된다.Therefore, in this embodiment, the thickness of the plating layer of the electrode 13b located inside can be formed almost the same as the electrode 13a located at both ends, and the problem of the connection defect at the time of mounting to a board | substrate is eliminated. do.
덧붙여서, 칫수적인 일례를 들면, 베이스부재(10)의 크기는 세로 2.0mm, 가로 1.0mm, 높이 0.5mm, 외부 전극(13a)의 폭칫수 a는 0.23mm, 외부 전극 13b의 폭칫수 b는 0.25mm이며, 전극 간격은 0.5mm이다. 또한, 배럴 도금법에서 사용되는 매체의 직경은 0.8mm이다.Incidentally, for example, the size of the base member 10 is 2.0 mm long, 1.0 mm wide, 0.5 mm high, the width dimension a of the external electrode 13a is 0.23 mm, and the width dimension b of the external electrode 13b is 0.25. mm and the electrode spacing is 0.5 mm. In addition, the diameter of the medium used by the barrel plating method is 0.8 mm.
한편, 도 3에 나타낸 바와 같이, 칩형 어레이 전자 부품이 실장되는 기판(20)에는, 양단의 전극(13a)에 대응하는 랜드(21a)가 내측의 전극(13b)에 대응하는 랜드(13b)보다도 크게 형성된 것이 있다. 이와 같은 기판(20)을 사용하는 경우, 랜드(21b)는 랜드(21a)에 비하여 솔더량이 적어진다. 그러나, 본 실시형태에 있어서는, 랜드(21b)에 대응하는 외부 전극(13b)의 폭칫수가 크게 설정되어 있기 때문에, 솔더량이 적은 랜드(21b)와의 솔더링성을 확보할 수 있다.On the other hand, as shown in FIG. 3, in the substrate 20 on which the chip-shaped array electronic component is mounted, the land 21a corresponding to the electrodes 13a at both ends is disposed more than the land 13b corresponding to the inner electrode 13b. There is a large formation. In the case of using such a substrate 20, the land 21b has a smaller amount of solder than the land 21a. However, in this embodiment, since the width dimension of the external electrode 13b corresponding to the land 21b is set large, solderability with the land 21b with a small amount of solder can be ensured.
(다른 실시형태)(Other embodiment)
본 발명에 따른 칩형 어레이 전자 부품은 상기 실시형태에 한정되는 것은 아니며, 그 요지의 범위내에서 여러가지로 변경할 수 있다.The chip array electronic component according to the present invention is not limited to the above embodiment, and various modifications can be made within the scope of the gist thereof.
특히, 전기 소자로서는, 상기 커패시터 이외에 인덕터나 저항기 등 여러가지 소자이어도 되며, 세라믹 시트의 재질도 소자의 종류에 따라서, 유전체 이외에 자성체, 절연체 등 여러가지 것이 사용된다. 또한, 외부 전극에 관하여도 상기 실시형태에서 설명한 이외의 재료, 방법에 따를 수 있으며, 3층 구조이어도 된다.In particular, as the electric element, various elements such as inductors and resistors may be used in addition to the above capacitors. Various materials such as magnetic bodies and insulators are used in addition to the dielectric material depending on the type of the element of the ceramic sheet. Moreover, also about an external electrode, it can comply with materials and methods other than what was demonstrated in the said embodiment, and a 3-layered structure may be sufficient.
이상의 설명에서 알 수 있는 바와 같이, 본 발명에 따르면, 양단 이외의 내측에 위치하는 외부 전극의 폭칫수를 크게 하였기 때문에, 상기 전극의 도금층이 얇아지는 것을 방지하고, 양단에 위치하는 전극의 도금층과 거의 동등한 두께를 얻을 수 있으며, 나아가서는 기판에의 실장 불량 등의 문제점을 해소할 수 있다. 게다가, 면적이 작은 랜드에 대해서도 충분한 솔더링성을 확보할 수 있다.As can be seen from the above description, according to the present invention, since the width dimension of the external electrode located inside the both ends is increased, the plating layer of the electrode is prevented from thinning, and the plating layer of the electrode located at both ends and A nearly equivalent thickness can be obtained, and furthermore, problems such as poor mounting on the substrate can be solved. In addition, sufficient solderability can be ensured even for lands having a small area.
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