KR100417819B1 - digital PLL circuit error detecting equipment and controlling method therefore - Google Patents
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Abstract
본 발명은 망동기주파수신호를 생성하여 네트워크상으로 공급하는 PLL 회로에서, 상기 PLL회로로부터 출력되는 VCXO출력신호와 D/A컨버터의 출력신호를 검출판별하고 그 판별된 PLL회로의 이상상태여부를 신호비트신호로 출력하는 DSP 프로세서와, 상기 DSP프로세서로부터 입력된 신호비트를 에러검출용 비트신호에 저장하는 DPRAM과, 상기 DPRAM의 에러검출용 비트신호를 주기적으로 폴링하여 PLL회로부의 에러여부를 판별하고 그 판별결과신호를 운용자 PC로 전송하는 MCU로 이루어진 디지털 PLL회로 에러검출장치 및 그 제어방법을 제공한다.According to the present invention, a PLL circuit generating a network synchronization frequency signal and supplying it to a network detects and discriminates between a VCXO output signal output from the PLL circuit and an output signal of a D / A converter, and determines whether an abnormal state of the determined PLL circuit is detected. Periodically polls the DSP processor for outputting the signal bit signal, the DPRAM for storing the signal bits input from the DSP processor in the error detection bit signal, and the error detection bit signal of the DPRAM periodically to determine whether there is an error in the PLL circuit part. The present invention provides a digital PLL circuit error detection device composed of an MCU which transmits the determination result signal to an operator PC, and a control method thereof.
상기와 같은 본 발명은 광전송시스템의 PLL회로의 고장발생확률이 높은 다수의 부위에 DSP 프로세서에 내장된 카운터와 A/D 컨버터수단을 연결하여 에러를 검출하도록 하므로써, 디지털 PLL회로의 고장발생부위를 실시간으로 진단할 수 있어 그에 따라 디지털 PLL회로의 에러검출특성을 향상시키게 됨은 물론 디지털 PLL회로의 고장발생원인이나 특성저하를 정밀하게 판단할 수 있으므로 그에 따라 에러검출장치의 정확성도 상당히 향상된다.As described above, the present invention connects a counter embedded in the DSP processor and an A / D converter means to a plurality of parts having a high probability of failure of the PLL circuit of the optical transmission system, thereby detecting an error, thereby preventing a failure of the digital PLL circuit. Diagnosis can be performed in real time, thereby improving error detection characteristics of the digital PLL circuit, and precisely determining the cause of the failure or deterioration of the digital PLL circuit, thereby significantly improving the accuracy of the error detection apparatus.
Description
본 발명은 디지털 PLL회로 에러검출장치 및 그 제어방법에 관한 것으로, 특히 광전송시스템의 PLL회로의 고장발생확률이 높은 다수의 부위에 DSP 프로세서에 내장된 카운터와 D/A컨버터수단을 연결하여 에러를 검출하는 디지털 PLL회로 에러검출장치 및 그 제어방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital PLL circuit error detection device and a control method thereof, and more particularly, by connecting a counter built in a DSP processor and a D / A converter means to a plurality of parts having a high probability of failure of a PLL circuit of an optical transmission system. A digital PLL circuit error detection device for detecting and a control method thereof.
일반적으로 떨어진 두지점사이에서 트랙픽을 전달하는 전송방식은 전송매체에 따라 동선케이블이나 동축케이블에 의한 유선전송, 지상 마이크로파 링크에 의한 무선전송, 위성의 중계에 의한 위성전송, 광섬유에 의한 광전송 등으로 분류된다. 그리고, 상기 전송시스템은 전송설비와 전송단국장치로 구성되는데, 여기서 전송매체와 중계기는 전송설비에 해당하고 송신단국장치와 수신단국장치는 전송단국장치에 해당한다. 이때, 상기 송신단국장치는 전송정보가 주어지면 이를 전송매에 적합한 신호형태로 변환시켜 송출하고 이 송출된 신호는 여러단계의 중계장치를 경유하여 수신단국장치에 수신되어 원래의 송신정보와 같이 복원된다. 그런데, 상기와 같은 전송시스템은 통상 하부에 다수의 RT(remote terminal)와 연결되어 있는 COT(central office terminal)들을 다수개 연결하는 네트워크형태로 구성된다. 그리고, 상기와 같은 전송시스템의 COT와 RT간에는 통상 망동기를 위해 PLL회로와 이 PLL회로의 에러를 검출하는 회로가 구비된다.In general, the transmission method that transfers traffic between two points is separated by wire transmission by copper cable or coaxial cable, wireless transmission by terrestrial microwave link, satellite transmission by satellite relay, optical transmission by optical fiber, etc. Are classified. The transmission system is composed of a transmission facility and a transmission terminal device, where the transmission medium and the repeater correspond to the transmission facility, and the transmission terminal device and the reception terminal device correspond to the transmission terminal device. In this case, the transmitting terminal apparatus converts the transmission information into a signal form suitable for the transmission medium when the transmission information is given, and the transmitted signal is received by the receiving terminal apparatus through the multi-stage relay apparatus and restored as the original transmission information. . By the way, such a transmission system is usually configured in the form of a network connecting a plurality of central office terminals (COT) connected to a plurality of remote terminals (RT) at the bottom. Then, between the COT and the RT of the transmission system as described above, a PLL circuit and a circuit for detecting an error of the PLL circuit are usually provided for the network.
그러면, 상기와 같은 전송시스템의 PLL회로 에러검출장치를 도 1을 참고로 살펴보면, 망동기유니트(70)내에 구비되고 PLL 회로부(71)에 연결되어 VCXO신호를 검출하여 출력손실여부를 판단하는 VCXO출력손실 검출부(72)와, 상기 망동기보드(70)내에 구비되어 망동기를 제어하는 CPU(73)의 이상여부를 검출하는 프로세서에러 검출부(74)와, 상기 VCXO출력손실 검출부(72)와 프로세서에러검출부(74)로부터 출력되는 검출신호를 논리연산하는 오어(OR)게이트(75)와, 상기 오어게이트(75)의 출력신호에 PLL회로부(71)의 에러검출용으로 1비트의 저장영역을 할당하는 DPRAM(76;Dual port RAM)과, 상기 DPRAM(76)의 에러검출용 비트를 주기적으로 폴링하여 PLL회로부(71)의 에러여부를 판단하고 그 판단결과신호를 운용자 PC(77)로 전송하는 MCU(78;Micro control unit)로 이루어진다.Then, referring to FIG. 1, the PLL circuit error detection device of the transmission system as described above is provided in the network synchronizer unit 70 and connected to the PLL circuit unit 71 to detect the VCXO signal to determine whether there is an output loss. An output loss detector 72, a processor error detector 74 for detecting abnormalities of the CPU 73 provided in the network synchronizer board 70 and controlling the synchronizer; and the VCXO output loss detector 72 and the processor. OR gate 75 for logically calculating the detection signal output from the error detection unit 74, and a 1-bit storage area for the error detection of the PLL circuit unit 71 in the output signal of the OR gate 75. Periodically polls the allocated DPRAM 76 and the error detection bits of the DPRAM 76 to determine whether the PLL circuit portion 71 is in error, and transmits the determination result signal to the operator PC 77. It consists of a MCU (Micro; control unit) (78).
그리고, 상기 VCXO출력손실 검출부(72)는 카운터로 구성된다.The VCXO output loss detector 72 is composed of a counter.
한편, 상기와 같은 종래 전송시스템의 PLL회로 에러검출장치의 동작을 살펴보면, 먼저 전송시스템이 네트워크로 구축되어 구동을 시작하면 망동기보드(70)의 PLL회로부(71)도 동작되어 PLL주파수신호를 외부에 연결된 RT(도시안됨)나 다른 COT(도시안됨)로 전송하여 망동기시키게 된다. 이때 상기 망동기보드(70)의 CPU(73)는 망동기과정을 제어하게된다.On the other hand, referring to the operation of the PLL circuit error detection device of the conventional transmission system as described above, first, when the transmission system is constructed as a network and starts to drive, the PLL circuit portion 71 of the network synchronizer board 70 is also operated to output the PLL frequency signal. It is sent to an external RT (not shown) or another COT (not shown) to synchronize. At this time, the CPU 73 of the network synchronizer board 70 controls the network synchronizer process.
여기서, 상기 PLL회로부(71)에 연결된 VCXO출력손실 검출부(72)는 8KHz의 클럭신호를 이용하여 PLL회로부(71)로부터 출력되는 VCXO신호를 4KHz로 분주하여 내부 카운터의 리셋단으로 공급하는데, 이때, 만약 상기 PLL회로부(71)의 VCXO출력신호가 정상이라면 내부 카운터가 리셋되어 오버플로우가 발생되지 않는다. 그런대, 만약 상기 PLL회로부(71)의 VCXO출력신호가 정상적이지 않다면 상기 VCXO출력손실 검출부(72)의 내부 카운터가 리셋되지않고 오버플로우 신호를 오어게이트(75)의 입력단으로 출력한다. 또한, 상기 프로세서에러 검출부(74)도 역시 상기 VCXO출력손실 검출부(72)의 동작과 동시에 CPU(73)로부터 출력되는 프로세서 페일(Fail)을 검출하여 오어게이트(75)로 입력시키게되는데, 여기서, 상기 CPU(75)는 WDT(Watchdong timer)을 이용하여 프로세서 페일신호를 생성한다. 한편, 상기 오어게이트(75)는 VCXO출력손실 검출부(72)와 프로세서에러 검출부(74)로부터 입력된 신호를 논리연산하여 DPRAM(76)의 에러검출용 비트에 라이트(Write)하게 되는데, 이때 상기 오어게이트(75)는 VCXO출력손실 검출부(72)와 프로세서에러 검출부(74)의 출력신호중 어느 하나만 입력되도 DPRAM(76)의 에러검출용 비트에 하이신호를 라이트한다. 그러면, 상기 MCU(78)는 DPRAM(76)의 에러검출용 비트를 주기적으로 폴링하다가 만약 이 비트신호가 하이신호인 것을 검출한다면 현재 PLL회로부(71)에 에러 즉, PLL회로부(71)의 VCXO 출력신호에 손실이 발생되거나 CPU(73)에 에러가 발생된 것으로 판단하고 그 판단결과신호를 운용자PC(77)로 전송하여 적절한 조치를 받게 된다.Here, the VCXO output loss detection unit 72 connected to the PLL circuit unit 71 divides the VCXO signal output from the PLL circuit unit 71 at 4 KHz using a clock signal of 8 KHz and supplies it to the reset terminal of the internal counter. If the VCXO output signal of the PLL circuit unit 71 is normal, the internal counter is reset so that no overflow occurs. However, if the VCXO output signal of the PLL circuit section 71 is not normal, the internal counter of the VCXO output loss detection section 72 is not reset and outputs the overflow signal to the input terminal of the or gate 75. In addition, the processor error detection unit 74 also detects a processor fail output from the CPU 73 at the same time as the operation of the VCXO output loss detection unit 72 and inputs it to the or gate 75. The CPU 75 generates a processor fail signal using a watchdong timer (WDT). On the other hand, the or gate 75 performs a logical operation on the signals input from the VCXO output loss detector 72 and the processor error detector 74 to write to the error detection bit of the DPRAM 76. The or gate 75 writes a high signal to the error detection bit of the DPRAM 76 even when only one of the output signals of the VCXO output loss detector 72 and the processor error detector 74 is input. Then, the MCU 78 periodically polls the error detection bit of the DPRAM 76, and if it detects that the bit signal is a high signal, the current PLL circuit part 71 receives an error, that is, the VCXO of the PLL circuit part 71. It is determined that a loss occurs in the output signal or an error occurs in the CPU 73, and the determination result is transmitted to the operator PC 77 to receive an appropriate action.
그러나, 상기와 같은 종래 전송시스템의 PLL회로 에러검출장치는 PLL회로부(71)의 출력손실과 프로세서 페일신호만을 검출하여 디지털 PLL회로의 고장여부를 판단하기 때문에 디지털 PLL회로 고장시 그 정확한 고장원인을 찾는데 많은 시간이 소요되었으며, 또한, 상기 디지털 PLL회로의 고장부위를 정확히 검출해내지 못할 경우 유지보수에 따른 상당한 제조비용의 증가가 발생된다는 문제점이 있었다.However, the PLL circuit error detection apparatus of the conventional transmission system detects only the output loss of the PLL circuit portion 71 and the processor fail signal, and determines whether the digital PLL circuit is broken. It took a long time to find, and also, there is a problem that a significant increase in manufacturing cost due to maintenance occurs when the failure portion of the digital PLL circuit cannot be accurately detected.
이에 본 발명은 상기와 같은 종래 제반 문제점을 해결하기 위해 발명된 것으로, 광전송시스템의 PLL회로의 고장발생확률이 높은 다수의 부위에 DSP 프로세서에 내장된 카운터와 D/A컨버터수단을 연결하여 에러를 검출하도록 하므로써, 디지털PLL회로의 고장발생부위를 실시간으로 진단할 수 있어 그에 따라 디지털 PLL회로의 에러검출특성을 향상시키는 디지털 PLL회로 에러검출장치 및 그 제어방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been invented to solve the above-mentioned conventional problems, by connecting a counter embedded in the DSP processor and a D / A converter means to a plurality of parts having a high probability of failure of the PLL circuit of the optical transmission system. It is an object of the present invention to provide a digital PLL circuit error detection device and a control method thereof, by which a fault occurs in a digital PLL circuit can be diagnosed in real time, thereby improving the error detection characteristic of the digital PLL circuit.
본 발명의 다른 목적은 디지털 PLL회로의 고장발생원인이나 특성저하를 정밀하게 판단할 수 있으므로 그에 따라 에러검출장치의 정확성도 상당히 향상되는 디지털 PLL회로 에러검출장치 및 그 제어방법을 제공하는데 있다.Another object of the present invention is to provide a digital PLL circuit error detection device and a control method thereof, which can accurately determine the cause of a failure or a characteristic degradation of a digital PLL circuit, thereby significantly improving the accuracy of the error detection device.
상기와 같은 목적을 달성하기 위한 본 발명은 망동기주파수신호를 생성하여 네트워크상으로 공급하는 PLL 회로에서, 상기 PLL회로로부터 출력되는 VCXO출력신호와 D/A컨버터의 출력신호를 검출판별하고 그 판별된 PLL회로의 이상상태여부를 신호비트신호로 출력하는 DSP 프로세서와, 상기 DSP프로세서로부터 입력된 신호비트를 에러검출용 비트신호에 저장하는 DPRAM과, 상기 DPRAM의 에러검출용 비트신호를 주기적으로 폴링하여 PLL회로부의 에러여부를 판별하고 그 판별결과신호를 운용자 PC로 전송하는 MCU로 이루어진 디지털 PLL회로 에러검출장치를 제공한다.The present invention for achieving the above object is to detect and discriminate the output signal of the VCXO output signal and the D / A converter output from the PLL circuit in the PLL circuit for generating a network synchronization frequency signal and supplying it to the network A DSP processor for outputting an abnormal state of the PLL circuit as a signal bit signal, a DPRAM for storing the signal bit input from the DSP processor in an error detection bit signal, and periodically polling the error detection bit signal of the DPRAM. The present invention provides a digital PLL circuit error detection device comprising an MCU which determines whether an error occurs in the PLL circuit part and transmits the determination result signal to an operator PC.
본 발명의 다른 특징은 전송시스템의 구동중인 PLL회로로부터 상태신호를 검출하는 PLL 신호검출단계와, 상기 PLL 신호검출단계후에 PLL회로의 VCXO부의 출력값을 이용하여 VCXO의 출력손실, 임피이던스 비매칭으로 인한 특성저하 및 노이즈에 의한 특성저하신호를 검출하여 그 해당신호를 신호비트형태로 출력하는 VCXO상태검출단계와, 상기 VCXO상태검출단계중에 PLL회로의 D/A 컨버터의 입/출력값을 이용하여 D/A컨버터의 고장이나 특성저하를 검출하여 그 해당신호를 신호비트형태로출력하는 D/A컨버터상태검출단계와, 상기 D/A컨버터상태검출단계후에 상기 VCXO상태검출단계와 D/A컨버터상태검출단계에 의해 검출된 신호비트를 분석하여 PLL회로의 특성이나 고장원인을 실시간으로 확인하는 처리실행단계로 이루어진 디지털 PLL회로 에러검출장치의 제어방법을 제공한다.Another feature of the present invention is a PLL signal detection step of detecting a status signal from a driving PLL circuit of the transmission system, and after the PLL signal detection step, the output loss of the VCXO part of the PLL circuit using the output value of the VCXO, due to impedance mismatching. The VCXO state detection step of detecting a characteristic deterioration signal due to deterioration and noise and outputting the corresponding signal in signal bit form, and using the input / output value of the D / A converter of the PLL circuit during the VCXO state detection step, A D / A converter state detection step of detecting a failure or characteristic deterioration of the A converter and outputting the corresponding signal in the form of a signal bit, and detecting the VCXO state and D / A converter state after the D / A converter state detection step. The control method of the digital PLL circuit error detection device comprising a processing execution step of analyzing the signal bits detected by the step to check the characteristics of the PLL circuit or the cause of failure in real time. Provided.
도 1은 종래 PLL회로 에러검출장치를 설명하는 설명도.1 is an explanatory diagram for explaining a conventional PLL circuit error detection device.
도 2는 본 발명 장치를 설명하는 설명도.2 is an explanatory diagram for explaining an apparatus of the present invention.
도 3은 본 발명의 플로우차트.3 is a flowchart of the present invention.
<부호의 상세한 설명><Detailed Description of Codes>
1 : PLL 회로부 2 : DSP 프로세서1: PLL circuit part 2: DSP processor
3 : DPRAM 4 : 운용자 PC3: DPRAM 4: Operator PC
5 : MCU 6 : 에러검출회로부5: MCU 6: Error Detection Circuit
7 : 제어부 8 : D/A 컨버터7: control unit 8: D / A converter
9 : VCXO부 10: 카운터9: VCXO part 10: counter
11: VCXO 상태측정부 12: D/A 컨버터 상태측정부11: VCXO status measurement part 12: D / A converter status measurement part
13: CPU 14A-N: A/D 컨버터13: CPU 14A-N: A / D Converter
이하, 본 발명을 첨부된 예시도면에 의거 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 발명장치는 도 2에 도시된 바와같이 망동기 주파수신호를 생성하여 네트워크상으로 공급하는 PLL 회로부(1)와, 상기 PLL 회로부(1)로부터 출력되는 VCXO출력신호와 D/A컨버터의 출력신호를 검출판단하여 PLL 회로부(1)의 이상상태여부를 신호비트로 출력하는 DSP(digital signal processor) 프로세서(2)와, 상기 DSP 프로세서(2)로부터 입력된 PLL 회로부(1)의 에러검출신호에 대해 1바이트의 저장영역을 할당하는 DPRAM(3)과, 상기 DPRAM(3)의 에러검출용 비트를 주기적으로 폴링하여 PLL 회로부(1)의 에러여부를 판단하고 그 판단결과신호를 운용자 PC(4)로 전송하는 MCU(5)를 포함한다.As shown in FIG. 2, the apparatus of the present invention generates a PLL circuit part 1 for generating a network synchronizer frequency signal and supplies it to a network, an VCXO output signal output from the PLL circuit part 1, and an output signal of a D / A converter. The digital signal processor (DSP) processor 2 which detects and detects an abnormal state of the PLL circuit unit 1 as signal bits, and the error detection signal of the PLL circuit unit 1 input from the DSP processor 2, respectively. Periodically polls the DPRAM 3 for allocating a storage area of 1 byte and the error detection bit of the DPRAM 3 to determine whether the PLL circuit section 1 is in error, and the resultant decision signal to the operator PC 4. MCU 5 to transmit to.
그리고, 상기 PLL 회로부(1)는 전송시스템의 망동기를 맞추기위해 기준신호(ref)와 시스템의 출력신호를 비교하여 에러를 측정하는 에러검출회로부(6)와, 상기 에러검출회로부(6)에 의해 측정된 에러신호값에 제어상수값을 곱하여 디지털 보상값을 출력하는 제어부(7)와, 상기 제어부(7)의 디지털 보상값신호를 아날로그신호로 변환하여 출력하는 D/A 컨버터(8)와, 상기 D/A 컨버터(8)로부터 입력된 아날로그 보상값에 비례하는 출력주파수신호를 에러검출회로부(6)로 공급하는 VCXO부(9)를 포함한다.In addition, the PLL circuit unit 1 comprises an error detection circuit unit 6 which measures an error by comparing a reference signal ref with an output signal of the system in order to match the network synchronizer of the transmission system, and the error detection circuit unit 6 by the error detection circuit unit 6. A control unit 7 for outputting a digital compensation value by multiplying the measured error signal value by a control constant value, a D / A converter 8 for converting the digital compensation value signal of the control unit 7 into an analog signal, and outputting the digital compensation value; And a VCXO unit 9 for supplying an output frequency signal proportional to the analog compensation value input from the D / A converter 8 to the error detection circuit unit 6.
또한, 상기 DSP 프로세서(2)는 상기 PLL 회로부(1)의 VCXO부(9)의 출력단에 연결되어 VCXO출력값에 따른 다운카운팅을 수행하는 카운터(10)와, 상기 VCXO부(9)의 출력단에 연결되어 VCXO부(9)의 상태를 검출하는 VCXO 상태측정부(11)와, 상기 PLL 회로부(1)의 D/A 컨버터(8)의 출력단에 연결되어 D/A 컨버터(8)의 상태를 검출하는 D/A 컨버터상태 측정부(12)와, 상기 카운터(10), VCXO 상태측정부(11) 및 D/A 컨버터상태 측정부(12)의 검출기능을 제어하고 CPU 페일신호를 발생하는 CPU(13)를 포함한다.In addition, the DSP processor 2 is connected to an output terminal of the VCXO unit 9 of the PLL circuit unit 1, and a counter 10 for performing down counting according to the VCXO output value and an output terminal of the VCXO unit 9. Connected to the VCXO state measuring unit 11 which detects the state of the VCXO unit 9 and to the output terminal of the D / A converter 8 of the PLL circuit unit 1 to control the state of the D / A converter 8. The detection function of the D / A converter state measuring unit 12, the counter 10, the VCXO state measuring unit 11 and the D / A converter state measuring unit 12 to detect and generate a CPU fail signal CPU 13 is included.
여기서, 상기 VCXO 상태측정부(11)와 D/A 컨버터상태 측정부(13)는 복수개의 A/D 컨버터(14A-N)로 구성될 수 있다.The VCXO state measuring unit 11 and the D / A converter state measuring unit 13 may include a plurality of A / D converters 14A-N.
또한, 상기 DPRAM(3)의 에러검출용 신호의 구성은 총 1BYTE의 신호중 7bit는 CPU 페일신호, 6bit는 VCXO 출력손실신호, 5bit는 VCXO 임피던스 비매칭으로 인한 특성저하신호, 4bit는 VCXO 노이즈에 의한 특성저하신호, 3bit는 D/A 컨버터 페일신호, 2bit는 D/A 컨버터 특성저하신호, 1-0bit는 미사용으로 구성된다.In addition, the configuration of the error detection signal of the DPRAM (3) is composed of 7bit CPU fail signal, 6bit VCXO output loss signal, 5bit VCXO impedance mismatch, 4bit due to VCXO noise Characteristic deterioration code, 3 bits are D / A converter fail signal, 2 bits are D / A converter characteristic deterioration signal, and 1-0 bit is not used.
여기서, 상기 DSP 프로세서(2)는 기존의 망동기보드내에 구비된 프로세서를 사용할 수도 있다.Here, the DSP processor 2 may use a processor provided in the existing network synchronizer board.
다음에는 상기와 같은 본발명 장치의 제어방법을 설명한다.Next, a control method of the present invention as described above will be described.
본 발명은 도3에 도시된 바와같이 초기상태(S1)에서 PLL 신호검출단계(S2)로 진행하여 구동중인 PLL회로부로부터 상태신호를 검출한다. 그리고, 상기 PLL 신호검출단계(S2)후에 VCXO상태검출단계(S3)로 진행하여 PLL회로의 VCXO부의 출력값을이용하여 VCXO의 출력손실, 임피이던스 비매칭으로 인한 특성저하 및 노이즈에 의한 특성저하신호를 검출하여 그 해당신호를 신호비트형태로 출력한다.As shown in Fig. 3, the present invention proceeds from the initial state S1 to the PLL signal detection step S2 to detect the state signal from the driving PLL circuit section. After the PLL signal detection step (S2), the process proceeds to the VCXO state detection step (S3) and uses the output value of the VCXO part of the PLL circuit to determine the characteristic loss due to the output loss of the VCXO, the degradation due to impedance mismatching, and the noise. It detects and outputs the corresponding signal in signal bit form.
또한, 상기 VCXO상태검출단계(S3)중에 D/A컨버터상태검출단계(S4)로 진행하여 PLL회로의 D/A 컨버터의 입/출력값을 이용하여 D/A컨버터의 고장이나 특성저하를 검출하여 그 해당신호를 신호비트형태로 출력한다.In addition, during the VCXO state detection step S3, the control unit proceeds to the D / A converter state detection step S4 to detect a failure or characteristic deterioration of the D / A converter using the input / output values of the D / A converter of the PLL circuit. The corresponding signal is output in the form of signal bits.
그리고, 상기 D/A컨버터상태검출단계(S4)후에 신호처리실행단계(S5)로 진행하여 상기 VCXO상태검출단계와 D/A컨버터상태검출단계에 의해 검출된 신호비트를 분석하여 PLL회로의 특성이나 고장원인을 확인하고 그 분석결과에 따라 적절한 조치를 행한다.After the D / A converter state detection step S4, the signal processing execution step S5 is performed to analyze the signal bits detected by the VCXO state detection step and the D / A converter state detection step to characterize the PLL circuit. Check the cause of failure and take appropriate action according to the analysis result.
즉, 광전송시스템의 망동기를 맞추기위해 PLL 회로부(1)가 구동되면, PLL 회로부(1)의 에러검출회로부(6)는 PLL출력신호를 기준신호와 비교하여 에러신호를 검출하여 제어부(7)로 출력시킨다. 그러면, 상기 PLL 회로부(1)의 제어부(7)는 에러검출회로부(6)로부터 입력된 에러검출신호에 제어상수값을 곱한 다음 D/A 컨버터(8)로 출력시킨다. 또한, 상기 D/A 컨버터(8)는 제어부(7)로부터 입력된 아날로그의 에러검출신호를 디지털신호로 변환하여 VCXO부(9)로 출력시킨다. 그러면, 상기 VCXO부(9)는 D/A 컨버터(8)로부터 입력된 에러검출신호에 비례하는 출력주파수신호를 에러검출회로부(6)로 입력시키는대, 상기 PLL 회로부(1)는 상기와 같은 과정을 반복하여 망동기신호를 출력한다.That is, when the PLL circuit unit 1 is driven to match the optical synchronizer of the optical transmission system, the error detection circuit unit 6 of the PLL circuit unit 1 detects the error signal by comparing the PLL output signal with the reference signal to the control unit 7. Output it. Then, the control unit 7 of the PLL circuit unit 1 multiplies the error detection signal input from the error detection circuit unit 6 by the control constant value and outputs it to the D / A converter 8. The D / A converter 8 converts the analog error detection signal input from the control unit 7 into a digital signal and outputs the digital signal to the VCXO unit 9. Then, the VCXO unit 9 inputs an output frequency signal proportional to the error detection signal input from the D / A converter 8 to the error detection circuit unit 6, and the PLL circuit unit 1 is configured as described above. Repeat the process to output the network synchronizer signal.
이때, 상기 PLL과정중에 본 발명의 DSP 프로세서(2)의 카운터(10)가 VCXO부(9)의 출력신호를 검출하여 다운카운팅을 시작한다. 그러면, 상기 DSP 프로세서(2)의 CPU(13)는 그 카운팅 값을 설정된 기간 예컨대, 0.1[msec]마다 체킹하여 VCXO부(9)의 출력손실여부를 판단하는데, 이때 만약 카운터(10)의 값의 변화가 발생된다면 현재 VCXO의 출력이 정상적으로 공급되는 것으로 판단한다. 그러나, 상기 CPU(13)는 카운터(10)의 값에 변화가 없다면 VCXO부(9)의 출력값에 출력손실이 발생한 것으로 판단하고 그 판단결과신호를 DPRAM(3)의 6bit에 실어 전송한다.At this time, the counter 10 of the DSP processor 2 of the present invention detects the output signal of the VCXO unit 9 and starts down counting during the PLL process. Then, the CPU 13 of the DSP processor 2 checks the counting value every set period, for example, 0.1 [msec] to determine whether the output loss of the VCXO unit 9 is determined. If a change occurs, it is determined that the output of the VCXO is normally supplied. However, if there is no change in the value of the counter 10, the CPU 13 determines that an output loss has occurred in the output value of the VCXO unit 9, and transfers the determination result signal to 6 bits of the DPRAM 3.
여기서, 상기 VCXO상태판단과정중에 VCXO 상태측정부(11)의 A/D 컨버터(15A)는 VCXO의 특성저하 즉, 임피턴스 매칭상의 문제나 외부 노이즈로 인한 출력진폭이 변화되는 현상을 검출하게 되는데, 이때 상기 A/D 컨버터(15A)는 VCXO부(9)의 아날로그 출력신호를 검출하여 디지털신호로 변환한 다음 CPU(13)로 입력시킨다. 그러면, 상기 CPU(13)는 A/D 컨버터(15A)로부터 입력된 VCXO부(9)의 출력진폭이 3.0[V]미만이거나 혹은 전압진폭변화가 있는지를 판단한다.Here, during the VCXO state determination process, the A / D converter 15A of the VCXO state measurement unit 11 detects a phenomenon in which the characteristic of the VCXO is deteriorated, that is, an impedance matching problem or an output amplitude due to external noise is changed. In this case, the A / D converter 15A detects an analog output signal of the VCXO unit 9, converts it into a digital signal, and inputs the same to the CPU 13. Then, the CPU 13 determines whether the output amplitude of the VCXO unit 9 input from the A / D converter 15A is less than 3.0 [V] or there is a voltage amplitude change.
여기서, 상기 CPU(13)는 A/D 컨버터(14A)로부터 입력된 VCXO부(9)의 출력진폭이 3.0[V]이상일 경우는 임피던스 매칭이 정상인 것으로 판단하고, 반면에 3.0[V]미만일 경우는 VCXO부(9)의 임피던스 매칭에 이상이 있는 것으로 판단하여 그 판단결과신호를 DPRAM(3)의 5bit에 실어 전송한다. 그리고, 상기 VCXO 상태판단과정중에 CPU(13)는 A/D 컨버터(14A)로부터 입력된 VCXO부(9)의 전압진폭에 변화가 없을경우 외부 노이즈가 없는 것으로 판단하고, 반면에 VCXO부(9)의 전압진폭에 변화가 있을 경우는 VCXO부(9)의 출력에 외부노이즈가 포함된 것으로 판단하여 그 판단결과신호를 DPRAM(3)의 4bit에 실어 전송한다.Here, the CPU 13 determines that the impedance matching is normal when the output amplitude of the VCXO unit 9 input from the A / D converter 14A is 3.0 [V] or more, whereas when the output amplitude is less than 3.0 [V]. Determines that the impedance matching of the VCXO unit 9 is abnormal, and transmits the determination result signal to 5 bits of the DPRAM 3. During the VCXO state determination process, the CPU 13 determines that there is no external noise when there is no change in the voltage amplitude of the VCXO unit 9 input from the A / D converter 14A, while the VCXO unit 9 If there is a change in the voltage amplitude of the s), it is determined that the external noise is included in the output of the VCXO unit 9, and the determination result signal is transferred to 4 bits of the DPRAM 3 and transmitted.
한편, 상기 VCXO상태판단과정중에 상기 CPU(13)는 VCXO의 입력에 영향을 주는 D/A 컨버터(8)의 상태를 체킹하게 되는데, 이때 상기 D/A 컨버터상태 측정부(12)인 A/D 컨버터(14C)가 PLL 회로부(1)의 D/A 컨버터(8)의 출력신호를 검출하여 디지털신호로 변환하여 CPU(13)로 출력시킨다. 그러면, 상기 CPU(13)는 D/A 컨버터(8)의 입력신호와 A/D 컨버터(14C)를 경유하여 입력된 D/A 컨버터(8)의 출력신호를 비교하고 이 비교신호들의 값이 동일하다면 D/A 컨버터(8)가 정상동작되는 것으로 판단한다. 그러나, 상기 D/A 컨버터상태판단과정중에 CPU(13)는 D/A 컨버터(8)의 입력신호와 출력신호가 비례관계를 성립하지 않을 경우 D/A 컨버터(8)의 고장으로 판단하여 그 판단결과신호를 DPRAM(3)의 3bit에 실어 전송한다. 또한, 상기 D/A 컨버터상태판단과정중에 CPU(13)는 D/A 컨버터(8)의 입,출력신호가 대략 5% 이상 차이가 발생한다면 D/A 컨버터(8)의 특성저하로 판단하여 그 판단결과신호를 DPRAM(3)의 2bit에 실어 전송한다.On the other hand, during the VCXO state determination process, the CPU 13 checks the state of the D / A converter 8 affecting the input of the VCXO, wherein the D / A converter state measuring unit 12 is A / The D converter 14C detects the output signal of the D / A converter 8 of the PLL circuit section 1, converts it into a digital signal, and outputs it to the CPU 13. Then, the CPU 13 compares the input signal of the D / A converter 8 with the output signal of the D / A converter 8 input via the A / D converter 14C and the value of these comparison signals is changed. If it is the same, it is determined that the D / A converter 8 is normally operated. However, if the input signal and output signal of the D / A converter 8 do not form a proportional relationship during the D / A converter state determination process, the CPU 13 determines that the D / A converter 8 is faulty. The determination result signal is transmitted in 3 bits of the DPRAM 3. In addition, during the process of determining the state of the D / A converter, the CPU 13 determines that the characteristics of the D / A converter 8 are deteriorated if the input / output signal of the D / A converter 8 differs by approximately 5% or more. The determination result signal is transferred to 2 bits of the DPRAM 3 for transmission.
여기서, 상기 VCXO 상태측정부(11)와 D/A 컨버터상태 측정부(12)는 A/D 컨버터(15A,15C)를 각각 하나만 사용하는 것으로 설명하였으나 DSP 프로세서(2)에 내장된 다른 A/D 컨버터(14B,14D)를 보조용으로 각각 추가연결하여 사용하여도 상기와 동일한 과정을 수행하게 된다.Here, the VCXO state measuring unit 11 and the D / A converter state measuring unit 12 described using only one A / D converter 15A and 15C, respectively, but the other A / The same process as described above is performed even if the D converters 14B and 14D are additionally connected to each other for auxiliary use.
또한, 상기 CPU(13) 역시 자체 WDT(watch dog timer)를 이용하여 프로세서 페일신호를 DPRAM(3)의 7bit로 전송한다.In addition, the CPU 13 also transmits a processor fail signal to 7 bits of the DPRAM 3 using its own watch dog timer (WDT).
한편, 상기 과정에 의해 상기 CPU(13)가 VCXO부(9), D/A 컨버터(8) 및 CPU(13)의 상태에 따른 에러검출신호를 DPRAM(3)의 에러검출용 신호비트에 기록하면 예컨대, 이들 비트중 이상이 있으면 이 비트값이 하이신호상태로 기록되는데,이때 MCU(5)가 상기 DPRAM(3)의 에러검출용 신호비트를 주기적으로 폴링하다가 DPRAM(3)의 신호비트중 하이신호가 있는 비트가 검출되면 그 해당 비트의 값을 이용하여 VCXO부(9)와 D/A 컨버터(8) 및 CPU(13)의 상태를 판단한다.On the other hand, by the above process, the CPU 13 writes an error detection signal corresponding to the states of the VCXO unit 9, the D / A converter 8 and the CPU 13 to the error detection signal bit of the DPRAM 3. For example, if there is an abnormality among these bits, this bit value is recorded in a high signal state. At this time, the MCU 5 periodically polls the error detection signal bits of the DPRAM 3 and then among the signal bits of the DPRAM 3. When a bit having a high signal is detected, the states of the VCXO unit 9, the D / A converter 8, and the CPU 13 are determined using the value of the corresponding bit.
예컨대, 상기 DPRAM(3)의 에러검출 신호비트중 7bit가 하이이면 CPU 페일로 판단하고, 6bit가 하이이면 VCXO부(9)의 출력손실로 판단하며, 5bit가 하이이면 VCXO부(9)가 임피던스비매칭으로 인한 특성저하된 것으로 판단하고, 4bit가 하이신호이면 VCXO부(9)에 노이즈에 의한 특성저하가 발생된 것으로 판단하며, 3bit가 하이이면 D/A 컨버터(8)가 고장인 것으로 판단하고, 2bit가 하이이면 D/A 컨버터(8)의 특성이 저하된 것을 판단하여 그 판단결과신호를 운용자PC(4)로 전송하여 적절한 조치를 받게 된다.For example, if 7 bits of the error detection signal bits of the DPRAM 3 are high, CPU failure is determined. If 6 bits are high, the output loss of the VCXO unit 9 is determined. If 5 bits are high, the VCXO unit 9 is impedance. If it is determined that the characteristic is deteriorated due to mismatching, and if 4 bits is a high signal, it is determined that characteristics deterioration due to noise occurs in the VCXO unit 9, and if 3 bits is high, it is determined that the D / A converter 8 is faulty. If 2 bits is high, it is determined that the characteristics of the D / A converter 8 are deteriorated, and the determination result signal is transmitted to the operator PC 4 to receive appropriate measures.
따라서, 본 발명에 의하면, PLL 회로부(1)의 특성저하나 기타 고장원인에 절대적으로 영향을 미치는 VCXO부(9)와 D/A 컨버터(8) 및 CPU(13)의 상태를 정확히 판별하므로써 PLL회로의 고장원인이나 고장부위를 실시간으로 정확히 판별해내게 된다.Therefore, according to the present invention, the PLL is accurately determined by accurately determining the states of the VCXO unit 9, the D / A converter 8, and the CPU 13, which absolutely affect the characteristics of the PLL circuit unit 1 and other causes of failure. It is possible to accurately identify the cause of the circuit failure and the location of failure in real time.
이상 설명에서와 같이 본 발명은 광전송시스템의 PLL회로의 고장발생확률이 높은 다수의 부위에 DSP 프로세서에 내장된 카운터와 D/A컨버터수단을 연결하여 에러를 검출하도록 하므로써, 디지털 PLL회로의 고장발생부위를 실시간으로 진단할 수 있어 그에 따라 디지털 PLL회로의 에러검출특성을 향상시키는 장점을 가지고 있다.As described above, the present invention connects a counter built in a DSP processor and a D / A converter means to a plurality of parts having a high probability of failure of the PLL circuit of the optical transmission system, thereby detecting an error, thereby causing a failure of the digital PLL circuit. Diagnosis of the parts in real time has the advantage of improving the error detection characteristics of the digital PLL circuit accordingly.
또한, 본 발명에 의하면, 디지털 PLL회로의 고장발생원인이나 특성저하를 정밀하게 판단할 수 있으므로 그에 따라 에러검출장치의 정확성도 상당히 향상되는 효과도 있다.In addition, according to the present invention, since the cause of the failure and the deterioration of the characteristics of the digital PLL circuit can be accurately determined, the accuracy of the error detection apparatus is also significantly improved.
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