KR100414811B1 - 가정시스템네트워크에서통신매체사이에서인터페이스하기위한장치 - Google Patents

Abstract

본 발명은 적어도 2개의 통신 버스들(11, 12) 사이에서의 인터페이스하기 위한 장치(13)에 관한 것이다.

상기 장치는,

상기 통신 버스들 각각에 대한 양방향 인터페이스(1, 2)와;

상기 인터페이스들 상에서 수신된 메시지들의 비교를 위한 회로(5)와;

시간적으로 오버랩하는 메시지들 사이의 우선 순위의 충돌들을 해결하기 위한 회로(6)로서, 상기 인터페이스 또는 인터페이스들(1, 2)을 통해 상기 우선 순위 메시지가 발생하지 않는 통신 버스들로의 우선 순위 메시지의 전송을 허가하는 상기 충돌 해결 회로를 구비하는 것을 특징으로 한다.

본 발명은 특히 가정 시스템 분야에 적용된다.

Description

가정 시스템 네트워크에서 통신 매체 사이에서 인터페이스하기 위한 장치{Device for interfacing between communications media in a home systems network}

본 발명은 가정 시스템 네트워크에서 통신 매체들 사이의 인터페이스하기 위한 장치에 관한 것이다. 본 발명은 보다 구체적으로 특히 2개의 동축케이블 사이, 2개의 트위스트형 쌍들 사이 또는 트위스트형 쌍과 동축케이블 사이에서 인터페이스로서 역할을 하는 중계기(repeater)에 관한 것이다.

EHSA("European Home Systems Association")에 의해 작성된 문서 "가정 시스템 사양(Home Systems Specification)- 공개 1.1-1992년 3월 15일"은 특히 상이한 2가지 타입의 통신 버스 상호 연결 장치들, 즉 라우터(router)로 불리는 제 1 장치 및 중계기로 불리는 제 2 장치를 권고하고 있다. 이 라우터는 양호한 특징들을 가진 장치이나, 비교적 복잡하고 값비싼 장치이다.

본 발명의 목적은 중계기 타입의 상호 연결 또는 인터페이스하는 방법 및 장치를 제안하는 것이다.

본 발명의 주제는 적어도 2 개의 통신 버스들 사이에서 인터페이스하기 위한장치로서,

상기 통신 버스들 각각에 대한 양방향 인터페이스와;

상기 인터페이스들 상에 수신된 메시지들의 비교를 위한 회로와;

시간적으로 오버랩하는 메시지들 사이의 우선 순위(priority)의 충돌 (conflict)들을 해결하는 회로로서, 상기 인터페이스 또는 인터페이스들을 통해 상기 우선 순위 메시지가 발생하지 않았던 통신 버스로의 우선 순위 메시지의 전송을 허가하는 충돌 해결 회로(conflict resolution circuit)를 구비하는 것을 특징으로 한다.

하나의 특정 실시예에 따라, 각각의 양방향 인터페이스는 우선 순위-충돌 해결 회로에 의해 출력된 허가 신호(authorization signal)의 작용하에 상기 인터페이스가 연결되는 버스 상에서 전송될 메시지를 상기 인터페이스에 전달하는 송출 허가 회로에 연결된다.

특정 실시예에 따라, 상기 인터페이스하기 위한 장치는 제 1 통신 버스 및 제 2 통신 버스에 연결된다.

특정 실시예에 따라, 상기 충돌 해결 회로는 상기 2개의 통신 버스들 상에서 수신된 2개의 메시지들의 시작(start) 사이에서 시간 지연을 결정한다.

한 특정 실시예에 따라, 상기 시간 지연은 상기 장치의 시간 분해능(time resolution) 보다 작으며, 다음에, 처음에는, 2개의 메시지가 동일한 정보를 포함하는 한 어떠한 송출 허가 신호도 발생되지 않는다.

한 특정 실시예에 따라, 수신된 각각의 메시지 비트에 대해, 상기 충돌 해결회로는 비트 주기보다 작은 지속 기간의 비교 윈도우(comparison window)를 생성한다.

한 특정 실시예에 따라, 상기 시간 지연이 상기 비교 윈도우의 지속 기간 보다 작지만, 장치의 시간 분해능보다 클 때, 처음으로 시작된 메시지에 우선 순위가 먼저 부여되며, 송출 허가 신호가 상기 충돌 해결 회로에 의해 발생되고 우선 순위 메시지가 발생하지 않은 통신 버스와 연관된 송출 허가 회로를 위해 의도된다.

한 특정 실시예에 따라, 상기 메시지가 상이한 정보를 포함하자마자, 논리 "0"를 포함한 메시지에 우선 순위가 부여되며, 상기 충돌 해결 회로는 우선 순위 메시지가 발생하지 않은 2개의 통신 버스들 중 한 버스와 연관된 송출 허가 회로를 위해 의도된 전송 허가 신호를 발생한다.

한 특정 실시예에 따라, 상기 메시지들이 상이한 정보를 포함하자마자, 이들 버스들에 접속된 장치(appliance)들의 버스 액세스 프로토콜에서 우선 순위를 가진 정보를 포함하는 메시지에 우선 순위가 부여되고, 상기 충돌 해결 회로는 상기 우선 순위 메시지가 발생하지 않은 2개의 통신 버스들 중 한 버스와 연관된 송출 허가 회로를 위해 의도된 전송 허가 신호를 발생한다.

한 특정 실시예에 따라, 상기 시간 지연이 상기 비교 윈도우의 지속기간보다 클 때, 상기 우선 순위 메시지는 제일 먼저 시작한 메시지이고, 상기 충돌 해결 회로는 상기 우선 순위 메시지가 발생하지 않은 2개의 통신 버스들 중 하나와 연관된 송출 허가 회로를 위해 의도된 전송 허가 신호를 발생시킨다.

한 특정 실시예에 따라, 상기 우선 순위 메시지가 다른 버스에 대해 완전하게 전송된다.

한 특정 실시예에 따라, 상기 인터페이스들은 동축 버스 또는 트위스트형-쌍 버스에 대한 인터페이스이다.

한 특정 실시예에 따라, 상기 장치는 상기 버스들 중 한 버스에 다른 버스로부터의 에너지를 공급하는 수단을 포함한다.

본 발명의 다른 특성들과 이점들은 도면에 의해 도시된 특정되며 제한 없는 실시예의 기술을 통해 나타날 것이다.

제 1 도는 본 발명에 따른 장치가 사용되는 가정 시스템 네트워크를 나타낸다. 본질적으로, 이 네트워크는 또한 이하에서 "HS 사양"으로 불리는 유럽 가정 시스템 협회(EHSA)에 의해 작성된 "가정 시스템 공개 1.1" 사양에 따른 것이다.

이 네트워크는 트위스트형 쌍들 형태의 제 1 전송 버스 또는 매체(11) 및 "수동 스타(passive star)"로 알려진 구조로 연결된 동축케이블들 형태의 제 2 전송 버스 또는 매체(12)를 포함한다. 2개의 매체는 본 발명의 본 실시예에 따라 중계기 장치(13)내에서 연결된다.

본 실시예에서 사용되는 트위스트형 쌍들 및 동축케이블의 상호 연결을 위한 여러 구조들뿐만 아니라 물리적 및 전기적 특성들은 HS 사양에서 상세하게 기술된다. 이 문서는 통신 프로토콜들뿐만 아니라 이들 매체 상에서의 통신을 위해 사용된 데이타 포맷을 기술한다. 따라서, 이 기술은 본 발명의 명백한 기술을 위해 필요한 세부사항에 제한될 것이다.

HS 사양은 상이한 2가지 타입의 트위스트형-쌍 케이블들, 참조 번호 TP1 및TP2을 기술한다. 이하에선, 단지 TP1 타입의 트위스트형 쌍들만이 읽는 이로 하여금 혼동하지 않도록 관심의 대상이 될 것이다.

사실상 TP1 트위스트형 쌍의 케이블은 동일한 외장(sheath)에 2개의 트위스트형 쌍들을 포함한다. 이들 쌍 중 하나는 데이타 전송을 위해 사용되고, 다른 하나는 전원으로 사용된다. 이하에선, 단지 유용한 데이타의 전송에 사용되는 쌍만이 참조될 것이다.

TP1 트위스트형 쌍은, 네가티브 논리와 함께 RZAMI(Return to Zero Alternate Mark Inversion) 코드에 따라 코딩된 실질적으로 9.6kBaud의 데이타율로 신호를 전송한다. 논리 "0들"는 포지티브 및 네가티브 전압 레벨에 의해 교대로 코딩되며, 논리 "1들"는 제로 전압 레벨로 코딩된다. 패리티 비트가 전송된 각각의 문자에 부가되어 문자당 제로 평균 DC 전압을 얻도록 선택된다.

각각의 문자는 시작 비트, 8개의 데이타 비트들(b0 내지 b7)(b0 비트는 최하위 비트임), 짝수 패리티 비트 및 정지 비트를 포함한다. 이 비트들은 상술된 바와 같이 이 순서로 전송된다. 이 시작 비트는 항상 포지티브 극성으로 전송된다.

동축케이블은 9.6kBaud의 데이타율로 제어 정보("데이타그램 서비스")를 전송한다. 대응하는 신호는 기저대 신호이다. 이 데이타는 또한 TP1에 일치하는 포맷에서 RZAMI 코드로 코딩된다. 동축케이블은 다른 주파수 대역들 상에서 다른 신호들을 전달한다.

예로서, TP1 버스는 전자 레인지, 세탁기(15), 오븐(16) 및 식기세척기(17)에 연결된다. TP1 타입의 매체는 일반적으로 기구 제어용으로 준비된다. 상기 버스 TP1는 "데이지 체인(daisy chain)"으로 구성되며, 아울러 버스 TP1는 중계기 (13)를 포함하여 여러 기구들로 진행하는 케이블들이 결합되는 중앙 케이블을 포함한다.

동축 매체는 적절하게 코딩 또는 변조되는 오디오 또는 비디오 신호들의 전송을 위한 것이며, 이용 가능한 통과 대역은 트위스트형 쌍들 상에서 보다 넓다. 명백하게, 제어 데이타는 또한 이 버스 상에서 흐른다. 이 버스에 연결된 기구들은 예컨대 위성에 의해 방송된 신호들을 수신하기 위한 파라볼라(parabolic) 안테나(18) 및 지상용 안테나(19)가 연결되는 위성 신호 디코더(20)와, 하나 또는 그 이상의 텔레비전 수상기(21 및 22) 및 비디오 레코더(23)이다. 디코더(20)는 자체 UHF 변조기의 출력을 통해 버스에 연결된다. 본 예에 따른 동축 버스 자체는 "수동 스타"로 알려진 구조를 갖는다. 이 구조는 동축케이블의 단부들이 연결되는 다중-채널 중앙 분리기(24)로 이루어지며, 분리기의 다른 단부에는 상술된 기구들이 연결된다. 동축케이블은 상기 분리기(12)와 중계기(13)를 연결한다.

중계기는 9.6kBaud의 데이타율에서의 제어 데이타가 관련되는 한, 트위스트형 쌍-동축케이블 링크를 투명하게 하는 기능을 갖는다. 중계기는 또한 그것이 연결되는 버스들 상에 송출된 데이타의 충돌을 관리하는 기능을 갖는다.

이러한 기능이, 두 매체상의 HS 사양에 따라 이용 가능한 통과 대역에서 차가 주어졌을 때, 동축 버스 상에 흐르는 6MHz에 도달하는 대역폭을 가진 비디오 타입 신호들에 대해 동축 버스와 TP1 버스 사이에서 실행되지 않는 것이 아주 분명하다. 본 예와 관련하여, 9.6kBaud에서 단지 제어 데이타 채널("데이타그램 서비스")만이 중요하게 될 것이다.

중계기 역할의 어떤 양태들은 HS 사양, 특히 "아키텍처 (Architecture)" 파트의 7.1,3.1 항에서 논의된다.

네트워크에 연결된 여러 기구들은 그들이 연결되는 버스에 대한 액세스를 위한 프로토콜을 실행한다, 이 프로토롤은 CSMA/CA("Carrier Sense Multiple Access with Collision Avoidance")라는 이름을 가지며, HS 사양의, TP1 파트, 3.5.i.a 항에 보다 상세히 기술된다.

이 프로토콜은 다음과 같이 요약될 수 있다.

한 장치가 그것이 연결되는 버스를 통해 네트워크 상에서의 동작(activity)을 모니터한다. 메시지를 송출하길 원할 경우, 전송 매체(또는 이 매체의 채널)상에 기록된 최종 동작 이후 최소 시간 t0 이 경과되어야 한다. 이 예와 관련하여, 이 시간 t0은 다음과 같다:

10ms + 2 비트 주기들 =12.290ms

여러 기구들 중 하나에 대해 전송 매체의 채널을 할당하는 것은 각각의 기구내에서 전송된 신호들과 수신된 신호들을 비교함으로써 실행된다. 논리 "1"을 전송하는 동안, 한 기구는 다른 기구가 "0"을 전송하는지 여부를 검출하려고 시도할 것이다. 두 기구들이 각각 논리 "1" 및 논리 "0"을 전송하는 경우, 우세한 것은 논리 "0"이다.

송출된 신호와 수신된 신호간의 차가 검출될 때, 논리 "1"을 송출하는 기구들은 송출을 정지하는 반면, "0"을 송출하는 기구들은 계속해서 송출한다. 다른 기구들은 송출을 재개하기 위하여 매체가 자유로워질 때까지 기다린다.

중계기의 다른 편에 연결된 기구들에 의한 이 거동(behaviour)은 후자에 의해 양호하게 사용된다.

제 2 도는 본 예에 따른 중계기의 기능적 블록도이다. 화살표들은 여러 블럭들 사이에서 신호들의 흐름을 나타낸다. 동일 선상의 대향하는 방향들의 두 화살표들은 양방향들로의 신호 흐름을 나타낸다.

일반적으로, 다음의 규약들이 사용된다.

TP는 트위스트형 쌍들 또는 그 위에 흐르는 신호들을 나타내며,

CX는 동축케이블들 또는 그 위에 흐르는 신호들을 나타내며,

RX는 수신된 신호들을 나타내며,

TX는 전송될 신호를 나타내며,

RZ는 리턴 투 제로 코드의 코딩을 나타낸다.

중계기내에 흐르는 신호들은 2개의 연결된 버스들 상에서 RZAMI 코드로 코딩된 신호들과는 대조적으로 역 RZ 코드(inverse return to zero code)로 코딩된다. 상기 트랜스코딩은 단지 2개의 전압 레벨들을 가진 이진수 논리 신호들 상에서 중계기가 작동할 수 있도록 블럭들(1 및 2)에 의해 실행된다.

RZ 코드는 본 기술에 숙련된 자들에겐 널리 알려져 있다. "0들"은 제로-전압 레벨들을 사용하여 코딩되는 반면, "1들" 은 사실상 직각 펄스들에 의해 코딩되며, 이 코드의 특정 특징은 서로 뒤따르는 2개의 "1들"가 2개의 분리된 펄스들에 의해 코딩되며 이중 폭의 단일 펄스에 의해 코딩되지 않는다는 것이다. 역 RZ 코드는 "0들"을 코딩할 뿐 펄스를 사용하여 "1들"을 코딩하지는 않는다. 2개의 문자 RZ를 뒤따르는 비율의 언급은 듀티(duty) 사이클(한 비트의 전체 지속 기간에 대한 펄스의 지속 기간)을 나타낸다.

RZAMI 코드는 "1들"을 제로 레벨들로 코딩하고, "0들"은 교대로 포지티브 및 네가티브인 극성의 펄스에 의해 코딩된다. 후에 다루어지는 제 7 도는 2개 코드의 예들을 제공한다.

블럭(1)은 중계기와 트위스트형 쌍 버스 사이의 아날로그 인터페이스를 나타낸다. 이 블럭은 입력 및 출력에서 2개의 차동(differential) 라인들 TP1 + 및 TP1- 에 연결된다. 블럭(2)은 중계기와 동축 버스 사이의 아날로그 인터페이스를 나타낸다.

블럭들(1 및 2)은 수신시 역-논리 RZ 코드들로 RZAMI 라인 코드의 변환을 실행하며 송출시 역 변환을 실행한다.

제 4 도는 본 실시예에서 사용된 중계기-동축 인터페이스 블럭(2) 을 도시한다.

블럭(2)은 2 개의 구별되는 파트들, 즉 송출자 어셈블리 (41) 및 수신자 어셈블리(42)를 포함한다. 수신자 어셈블리 (41)가 무엇보다도 먼저 기술될 것이며, 송출자 어셈블리가 나중에 제시되고, 이 어셈블리는 아직까지 다루어지지 않은 기능들을 가진 블럭들에 의해 제공된 신호들을 사용한다.

수신자 어셈블리(42)는 동축 케이블로부터 수신된 신호의 DC 전압을 예컨대 VCC 와 GND 사이의 중간인 2.5V 인 전압으로 클램프(clamp)시키도록 의도된 알려진 타입의 클램프 회로(49)를 포함한다. 클램핑된 신호는 포지티브 및 네가티브 펄스들을 검출하도록 준비된 고 임계치 V+ 및 저 임계치 V- 와 비교된다. 제 1 비교기가 상기 클램프된 신호가 V+ 임계치를 초과할 때 저 논리 레벨을 공급하는 반면, 제 2 비교기는 상기 클램프된 신호가 V- 임계치보다 낮을 때 저 논리 레벨을 공급한다. 이 비교는 2개의 비교기들에 의해 실행되며, 이들의 출력들은 논리합(두 비교기들의 출력들을 연결함으로써 실현됨)되며, 이 출력은 그 다음 반전된다.

그 결과 신호 CX_RX_RZ 가 역 RZ 코드에 따라 코딩된다.

블럭(1)의 동작은 블럭(2)의 동작과 비슷하며, 본질적인 차이는 2개의 라인들 TP1+ 및 TP1- 상에서의 차동 신호들의 사용이다. 블럭(2)의 기능들은 트위스트형-쌍 케이블들의 컨덕터들 TP1+ 및 TP1- 상에 존재하는 것과 같은 차동 신호들에 대해 본 기술에 숙련된 자에 의해 적응될 수 있다. 트랜스코딩 원리들은 동일하게 유지된다.

수신시, 블럭(1)에 의해 변환된 신호는 TP_RX_RZ 로 표시된다.

신호들 TP_RX_RZ 및 CX_RX_RZ 는 제 2 도의 블럭들(3 및 4) 에 의해 각각 처리된다. 제 3 도는 블럭(3)의 동작을 보다 정밀한 방식으로 나타낸다. 블럭(4)은 전적으로 비슷한 방식으로 동작한다.

블럭(3)은 필터(31)에 의해 신호 TP_RX_RZ 를 필터링하며, 이는 우선 신호의 샘플링을 실행한다. 본 실시예에 따라, 샘플이 나타내는 논리 레벨은 단지 적어도3개의 연속 샘플들에 대해 확인될 경우에만 인식된다. 그에 따라 필터링된 신호는 사실상 비트 클럭보다 빠른 시스템 클럭 CLK 32 속도에서 샘플러(33)에 의해 재샘플링된다. 시스템 클럭은 예컨대 814 ns 의 주기를 가지며, 이는 1.23MHz 의 주파수에 일치한다. 그에 따라 시스템 클럭은 9.6kHz 의 비트 클럭보다 128 배 빠르다.

블럭(3)의 출력에서 필터링되고 재샘플링된 신호는 TP 로 표시된다.

블럭(3)은 수신된 신호에서 시작 비트가 검출될 때 제로로 리세트되는 카운터(34)를 포함한다. 카운터(34)는 시스템 클럭에 연결되며 이 비트 검출 이후 시스템 클럭 주기들의 수를 카운팅한다. 개시(START) 비트가 전송된 각 문자의 시작시 제공된다.

논리 레벨 "0", 즉 포지티브 펄스가 버스가 비활성화되어 있거나 정지(STOP) 비트가 앞서 검출되었을 때 버스들 중 하나 위에서 검출될 때 시작(START) 비트가 검출기(35)에 의해 검출된다. 검출기(35)의 출력이 카운터(34)의 제로-리세트 입력에 연결된다.

카운터의 값으로부터, 디코더(36)는 연관된 버스 상에서 전송의 존재 또는 부재를 나타내는 신호를 발생시킨다. 앞서 언급된 바와 같이, 문자는 11 비트들을 포함하며, 이는 1408 시스템 클럭 주기들에 일치한다. 디코더는 카운터의 상태가 1 과 1408 사이에 존재하는 한, 활성 논리 레벨에 있을 신호를 공급한다. 블럭(3)의 디코더에 의해 공급되는 신호는 T 로 표시되는 반면, 블럭(4)에 의해 공급되는 신호는 C 로 표시된다. 명백하게도, 신호들 T 및 C 는 시작 비트가 수신되지 않는 한, 비활성을 유지한다.

카운터는 다른 블럭들이 기술되고 있는 동안 볼 수 있는 바와 같이, 본 장치 내에서 다른 신호들을 발생시키는데 사용된다. 명료성을 이유로, 상기 카운터와 다른 블럭들 사이의 링크들은 제 2 도에서 나타나지 않는다.

블럭(4)은 블럭(3)에 비슷하나, CX_RX_RZ 신호를 수신하여 각각 TP 및 T 신호들에 대응하는 CX 및 C 신호들을 공급한다.

비교기 블럭(5)은 신호들 TP 및 CX 를 비교하며, 이 신호들에 의해 표현된 비트들 사이의 차들을 검출한다. 이 블럭은 2 개의 신호들, T1 및 C1 를 공급한다. T1 은 TP 가 CX 와 상이하고 TP 가 저 레벨에 있을 때(즉 "0"이 트위스트된-쌍 버스 상에서 식별 될 때) 처음으로 활성화된다. 상기 트위스트된-쌍 버스로부터 발생하는 메시지의 단부에서만 비활성화된다. C1 은 TP 가 CX 와 상이하고 CX 가 저 레벨일 때 (즉 "0"이 동축 버스 상에서 식별될 때) 처음으로 활성화된다. 이는 상기 동축 버스로부터 발생하는 메시지의 단부에서만 비활성화된다.

T1 및 C1 은 동시에 결코 활성이 되지 않는다. 블럭(5)의 논리 다이어그램은 제 5 도에 의해 주어진다.

CX 및 TP 신호들의 비교는 블럭(6)에 의해 발생된 시간 윈도우 COMP 동안에만 실행되며, 그 특성들은 후에 보다 상세히 기술된다. 당분간은 TP 및 CX 가 RZ 50％ 코드로 코딩될 때의 1 비트 주기의 첫번째 1/2 부분동안 본 예에서 TP 및 CX 신호들이 구별될 수 있을 때 비교를 허용하는 방식으로 비교 윈도우가 발생된다는 것을 아는 것으로 충분하다. 블럭(5)의 제 1 스테이지 (스테이지 51)에서, 논리곱 (AND)이 각각 TP 및 CX 신호들과 COMP 신호 사이에서 실행된다.

스테이지(52)는 그후 3 개의 배타적 "논리합"들을 실현하며, 각각의 논리합은 다음 상태들 중 하나를 테스트하기 위해 의도된다.

"CX는 1과 같음"

"TP는 1과 같음"

"CX는 TP과 같지 않음"

각각 2개의 입력들을 가진 2개의 논리곱들로 이루어진 제 3 스테이지는 이들 테스트들의 결과들을 결합하며, 다음 상태들에 대응하는 논리 신호들을 공급한다.

"CX 는 1과 같고" 논리곱"TP 는 CX과 같지 않음"

"TP 는 1과 같고" 논리곱"TP 는 CX과 같지 않음"

2개의 "논리곱"의 출력들에서의 신호들은 각각 제 5 도에서 CXE 및 TPE 로 지정된다. 2개의 신호들 각각은 2개의 플립-플롭들(스테이지 54) 중 한 플립플롭의 논리 "1" 상태로의 설정을 제어하며, 이 플립플롭의 각각의 Q 출력들은 신호들 C1 및 T1 에 일치한다.

제 1 플립-플롭은 자체 클럭 입력 상에서 신호 CXE 를 수신하며, 전압 VCC 은 자체 D 입력 상에서 논리 "1"에 대응한다. 이 플립-플롭은 3개의 다음 신호들 예컨대, 회로의 초기화시, 활성인 일반 "RESET" 신호, 신호 NON(C) (C 는 동축 버스 상에서 메시지의 존재를 나타냄) 및 제 2 플립플롭으로부터 발생하는 신호 T1 중 하나 상에서 논리 "1"에 의해 리세트될 수 있다. 신호 NON(C)는 동축 버스 상에서 메시지의 단부에서 제로로 플립플롭을 리세트시킨다. T1 에 의한 제로로의 리세트는 T1 이 활성화될지라도 C1 을 1로 변화시킬 수 있는 가능한 스트레이(stray)를 막는 역할을 한다.

제 1 플립-플롭의 출력 Q 은 신호 C1 에 일치한다.

제 2 플립-플롭은 C1 대신 T1 을 발생시키도록 제 1 플립-플롭과 동일한 원리들을 반복한다.

블럭(6)은 상호 연결된 버스들 상에 존재하는 신호들에 기초하여 중계기의 거동을 결정하는 블럭이다. 블럭(6)은 신호들 T1 및 C1 뿐만 아니라 신호 TP 및 T, CX 및 C 를 수신한다.

블럭(6)은 신호들 TE 및 CE 를 유도하며, 이들 신호들은 각각 동축 버스에 대한 상기 트위스트형-쌍 버스 상에 존재하는 신호들의 전송과 그 역의 전송을 허가한다. 이들 신호들은 차후 기술되는 블럭들(7 및 8)을 제어한다.

제 6a 도 및 제 6d 도는 동축 및 TP1+ 케이블상에서 검출된 바와 같은 신호들의 예를 부여한다. 데이타 비트들의 시퀀스는 동축케이블에 대해선 "001"에 대응하고 TP1+ 에 대해선 "000"에 대응한다. 제 6b 도 및 제 6e 도는 블럭(2)의 출력에 제공되는 대응하는 신호들 CX_RX_RZ 및 TP_RX_RZ 를 도시한다. 설명의 명료성을 위해, 차후 신호들 CX 및 TP 는 신호들 CX_RX_RZ 및 TP_RX_RZ 에 일치하는 것으로 가정한다.

블럭들(3 및 4)의 카운터들의 상태들로부터, 카운터들의 출력에 위치한 디코더들은 T/4 폭의 비교 윈도우를 각각의 비트에 대해 발생시킨다(이때, T 는 비트 클럭의 주기). 이 비교 윈도우는 포지티브 펄스의 중간에 중심을 두고 각 비트의 순간 T/8 에서 3T/8 로 계속된다. 주어진 값들은 제 6a, 6b, 6d 및 6e 도에 의해도시된 바와 같이 50％로 RZ 코드에 매칭된다. 이 경우, 사실상, 논리 "0"에 대응하는 펄스는 단지 T/2 지속된다. 이 50％ 코드의 경우, 보다 구체적으로 상이한 코드의 경우, 비교 윈도우들의 다른 폭들 및 시팅(siting)을 사용하는 것이 명백히 가능하다.

제 6b 도 및 제 6e 도의 신호들로부터 초래되는 비교 윈도우들이 제 6c 도 및 제 6f 도의 타이밍도로 도시된다. 블럭(6)은 이들 2개의 윈도우들 사이에서 논리곱을 실행한다. COMP 로 불리는 이 "논리곱"의 결과는 제 6h 도의 타이밍도에 의해 도시된다. 다른 윈도우에 대한 한 윈도우의 앞섬은 D 로 표시되며, 윈도우 COMP 의 폭은 T/4-D 이다. 제 6g 도는 실행된 비교를 보다 명확하게 나타내도록 제 6c 도를 반복한다.

블럭(6)은 3가지 상이한 경우들, A, B 및 C를 구별하며, 이들은 각각 D 에 대해 서로 다른 브랫킷(bracket)에 대응한다.

경우 A 에서, 앞섬(advance) D 은 시스템 클럭의 1 주기 보다 적으며, 이 주기는 본 예에 따라 814ns 이다. 시작(START) 비트가 2개의 버스들 상에서 검출된다. 상기 앞섬이 본 장치의 시간 분해능 보다 적으므로, 2개의 신호들 중 어느 것이 첫 번째로 송출되었는지 말하는 것은 불가능하다.

무엇보다도 먼저, 중계기의 두 측면들 상의 신호들이 동일한 한, 즉 신호들 C1 및 T1 이 비활성 상태에 있는 한, CE 도 TE 도 활성화되지 않는다.

신호들 TP 및 CX의 비교가 두 버스들상의 신호들 사이에서의 차를 나타내자 마자, 신호들 C1 또는 T1 중 하나가 활성 상태로 통과된다. 상술된 바와 같이, C1은 TP 및 CX 가 서로 다름을 나타내고 CX 상에서 현재 비트는 "0" 비트이다. 대칭적으로, T1 은 TP 및 CX 가 서로 다름을 나타내고 TP 는 논리 "0" 를 나타낸다. 논리 "0" 가 기구 네트워크 액세스 프로토콜로 인해, 논리"1"에 대해 우선 순위를 가짐에 따라, 블럭(6) 은 T1 이 활성화일 경우 신호 TE 를 활성화시키고, C1 이 활성화일 경우 신호 CE 를 활성화시킨다. 이 경우, 2개의 버스들 중 첫 번째 버스 상에서의 두 번째 버스로의 메시지 전송이 허용된다. 중계기에 의해 전송된 메시지가 통과되도록 허용될 때 논리 "0"를 가짐에 따라, 제 2 버스상의 송출 기구 또는 기구들은 이 메시지의 도달을 검출하며 송출을 정지시키는 위치에 있게 된다. 메시지의 시작이 2개의 버스들 상에 일치함에 따라, 어떠한 정보도 전송된 메시지로부터 손실되지 않는다. 송출을 중단하는 기구들은 그 시작으로부터 메시지 송출을 재개시킬 것이다. 그러므로 이들 중단된 메시지들은 손실되지 않는다. 일단 활성화되면, 신호 TE 또는 신호 CE 가 제 2 버스에 전송된 메시지의 단부까지 활성화 상태를 유지하며, 이는 제 2 버스 상에서 메시지의 완전한 전송을 보장한다.

경우 B 에서, 지속기간 D 은 1 시스템 클럭 주기와 비트 클럭 주기의 1/4 (T/4) 사이에 위치하여, 본 예에선 814ns 와 26ns 사이에 존재한다. 앞서 지정된 바와 같이, 814ns 의 값은 본 시스템의 시간 분해능에 일치한다. 값 T/4 은 비교 윈도우의 폭이다. 윈도우 COMP 이 상기 지속기간 D 이 T/4 보다 커질 때 사라지는 것을 제 6h 도에서 쉽게 알 수 있다.

경우 B 에서, 무엇보다도 먼저, 다른 것보다 앞서는 2개의 메시지 중 하나가 전송된다. 즉, TP 의 시작 비트가 첫 번째로 검출될 때, 블럭(6)은 TE 를 활성화시키는 반면, CE 는 비활성 상태를 유지하며, CX 의 시작 비트가 처음으로 검출되면, CE 가 활성되는 반면, TE 는 비활성 상태를 유지한다.

신호들 TP 및 CX 는 블럭(5)에 의해 계속적으로 비교된다. 신호 C1 이 활성화될 경우, 블럭(6)은 신호 CE 를 활성화시키는 반면 (TE 는 비활성 상태임), 신호 T1 가 활성화될 경우, 블럭(6)은 신호 TE 를 활성화시킨다(CE 는 비활성 상태를 유지함).

다시 말해, 2개의 메시지가 송출될 때,(그들 각각은 T/4 보다 적은 간격으로 2개의 버스 중 한 버스 상에 위치함), 첫 번째로 송출된 메시지가 두 번째 송출된 메시지가 흐르는 버스로 전송된다. 메시지들 사이에서 불일치가 나타날 때, 우선순위는 불일치 검출시, 논리 "0"를 전송하는 메시지에 즉각적으로 부여된다는 의미에서 이 전송 허용은 일시적이다. 따라서, 이러한 경우들에서, 한 버스에서 다른 버스로의 전송의 역전이 존재할 수도 있다. 전송 방향의 역전은, 한 비트에서조차, 동일 순간에 논리 "1"를 전송하는 메시지를 송출하는 기구로 하여금 다른 기구에 의해 전송된 논리 "0"를 검출하여 결과적으로 CSMA/CA 프로토콜에 따라 자체 전송을 정지하도록 허용한다. 그 전송 방향은 메시지 종료까지 유지된다.

마지막 경우, C 는 시작(START) 비트들 사이의 시간 지연 D 이 T/4 보다 클 때 발생한다. 이 경우, 본 실시예에 따른 장치에 의해 검출된 제 1 메시지는 우선순위를 갖는다. 결국, TE 또는 CE 가 블럭 6 에 의해 활성화된다. 메시지 종료까지는 어떠한 전송 방향의 변화도 허용되지 않는다.

제 7a, 7b, 및 7c 도는 트위스트형-쌍 버스상의 메시지의 시작(START) 비트가 첫번째로 검출될 때 신호들 C, T, C1, T1, CE 및 TE 의 타이밍도들을 나타낸다. 이것은 T 의 상승 에지가 C 의 상승 에지보다 앞선다는 사실로부터 알 수 있으며, 활성 TE 및 그에 따라 동축 버스로의 전송의 결과를 갖는다.

제 7a 도는 중계기에 의해 트위스트형-쌍 버스 상에서 수신된 메시지와 동축 버스 상에서 수신된 메시지 사이의 차가 검출됨으로써, 트위스트형-쌍 버스상의 메시지에 유리하게 충돌이 해결되는 것을 나타낸다(T1 은 이 차가 검출될 때 "0"을 포함하는 메시지를 나타냄). TE 는 T 가 활성인 한, 활성을 유지한다.

제 7b 도는 동축 버스상의 메시지에 유리하게 충돌이 해결되는 경우를 나타낸다. 그 다음 TE 가 비활성화되는 반면, C 가 활성 상태를 유지하는 한, CE 는 활성화된다.

제 7c 도는 어떠한 충돌도 검출되지 않는 경우를 나타낸다.

제 7a 도 내지 제 7c 도는 또한 C 가 T 보다 앞설 때 시스템의 동작을 설명한다. 시스템이 대칭적일 때, T 및 C 표시들을 교환하는 것이 충분하다.

제 8a, 8b 및 8c 도는 2개의 시작(START) 비트들 사이의 시간 지연이 시스템 클럭 주기의 지속기간보다 적은 경우를 나타낸다. 이 회로는 신호들 C 및 T 의 상승 에지들이 동시에 도달하는 것을 고려한다. 신호들 C1 및 T1 가 비활성인 한, 즉 메시지들이 중계기의 양 측면들 상에서 일치하는 한, TE 도 CE 도 활성화되지 않는다.

앞서 설명된 바와 같은 메시지들 사이에서 차이가 검출될 때, 이것에 할당된 우선 순위를 갖는 논리 "0"를 나타내는 메시지가 된다. 이 경우, C1 이 활성화될때, CE 는 동축케이블로부터 발생하는 메시지의 종료까지 활성화되는 반면(제 8a 도), T1 이 활성화될 때, TP 버스로부터 발생하는 메시지가 종료되지 않는 한, TE 가 활성화된다(제 8b 도).

제 8c 도는 이들 메시지들의 지속기간 동안 양 버스들 상에 메시지들이 일치하게 되는 경우를 도시한다.

블럭들(7 및 8)은 신호들 CX 또는 TP 가 인터페이스 블럭들(2 및 1)로 통과할 것을 허용 또는 허용하지 않는다. 도전 또는 비도전 상태는 CE 또는 TE 신호들의 상태에 의해 결정된다. 한 특정 간단한 실시예에 따라, 블럭들(7 및 8) 각각은 2개의-입력 논리곱 "AND"을 포함한다. 더욱이, 이 블럭들은 각각 TP 및 CX 상에서의 펄스들의 패리티를 나타내는 신호들 CX_Q 및 TP_Q 를 발생시킨다. 이 신호들은 동축 버스 및 트위스트-형 쌍 버스 상에서 인터페이스 블럭들(2 및 1)로 하여금 AMI 펄스들의 극성을 반전시키도록 허용할 것이다. 예컨대, 신호들 CX 및 TP 를 각각 2 로 나누는 플립플롭들에 의해 신호 CX_Q 및 TP_Q 가 유도된다. 명백하게도, 상기 플립-플롭들은 각각의 시작(START) 비트들의 검출시 제로로 설정되며, CX 및 TP 의 상승 에지들로 반응한다.

신호들 CX 및 TP 는 적절하게 블럭들(2 및 1)로, 즉 중계기와 버스들 사이의 아날로그 인터페이스들로 전송된다. 버스 상에서의 데이타 송출은 제 4 도에 도시된 어셈블리(42)에 의해 블럭(2)에서 실행된다.

송출 어셈블리(42)는 블럭(7)에 의해 유도된 논리 신호 CX_TX_RZ 를 수신한다. 이 어셈블리는 부가적으로 블럭(7)으로부터 신호 CX_Q 를 수신한다. 신호CX_Q 는 TP 버스상에서 현재 전송된 펄스들의 패리티를 부여한다. 이 정보를 아는 것은 한편으로, HS 사양에 의해 특별히 요청된 포지티브 펄스로 제 1 비트(시작 (START) 비트)를 코딩하게 하고, 다른 한편으론, 포지티브 또는 네가티브 펄스로 "0들"을 코딩하게 한다.

대칭적으로, 블럭(1)은 블럭(8)에 의해 발생된 신호 TP_Q 를 수신한다.

이 신호 CX_TX_RZ 는 인버터(44)에 의해 반전된 패리티 신호와 함께 제 1 논리곱(43)이 실행되며, 비-반전된 패리티 신호와 함께 제 2 논리곱(45)이 실행된다. 활성 상태에서, 제 1 논리곱의 출력은 VCC 전압을 동축 케이블에 연결시키는 스위치(46)의 폐쇄를 제어하는 반면, 출력은 CE 또는 TE 신호들의 상태에 의해 결정된다. 특별히 간단한 실시예에 따라, 블럭들(7 및 8) 각각은 2개의-입력 논리곱을 포함한다. 더욱이, 이들 블럭들은 각각 TP 및 CX 상에서 펄스들의 패리티를 나타내는 신호들 CX_Q 및 TP_Q를 발생시킨다. 이 신호들은 인터페이스 블럭들(2 및 1)로 하여금 동축 버스 및 트위스트된-쌍 버스 상에서 AMI 펄스들의 극성을 반전시키도록 허용할 것이다. 이 신호들 CX_Q 및 TP_Q 는, 예컨대, 신호 CX 및 TP 를 각각 2 로 나누는 플립-플롭들에 의해 유도된다. 이 플립-플롭들은 각각의 시작(START) 비트들의 검출시 명백하게 제로로 설정되며 CX 및 TP 의 상승 에지들에 반응한다.

이 신호들 CX 및 TP 는 적절하게도 블럭들(2 및 1), 즉 중계기와 버스들 사이의 아날로그 인터페이스들로 전송된다. 버스 상에서의 데이타 송출은 제 4 도에 도시된 어셈블리(42)에 의해 블럭(2)에서 실행된다.

송출 어셈블리(42)는 블럭(7)에 의해 유도된 논리 신호 CX_TX_RZ 를 수신한다. 이 어셈블리 제 2 논리곱은 활성 상태에서 전압 GND 을 동축케이블에 연결하는 스위치(47)의 폐쇄를 제어한다.

따라서, 버스 상에 존재하는 신호는 다른 버스로 전송될 수 있다.

동축케이블은 클램핑 캐패시터(48)를 통해 어셈블리(42)와 같이 어셈블리 (41)에 연결된다.

변형 실시예에 따라, 본 장치는 동일한 타입의 2개의 아날로그 인터페이스들을 포함한다.

다른 실시예 변형에 따라, 본 장치는 2개의 버스들 사이에서 전기적 절연용 수단을 포함한다.

또 다른 실시예 변형에 따라, 본 장치는 2 개의 네트워크들 중 적어도 한 개의 네트워크를 공급하도록 의도된 전원을 포함한다.

제 4 실시예 변형에 따라, 본 장치는 다른 버스 상에서 이용 가능한 에너지로부터 버스들 중 하나를 제공하는 수단을 포함한다.

본 발명은 2 개의 버스를 연결하는 중계기에 제한되지 않고 2보다 많은 버스들로 일반화될 수 있다.

이제까지 기술된 실시예에 따라, 두 메시지들 사이에 충돌이 존재할 경우, 메시지가 달라지기 시작할 때 논리 "0"을 포함한 메시지에 우선 순위가 부여된다. "1"에 앞서 "0"에 우선 순위가 부여된다는 사실은 CSAM/CA 프로토콜로부터 유도된다. 본 발명은 이 프로토콜에 제한되지 않고, 다른 타입의 프로토콜을 사용하는 시스템에서 "1"이 우선 순위를 가질 수도 있는 것은 명백하다.

본 발명의 한 이점은 본 장치를 이루고 있는 모든 소자들 (아날로그 인터페이스들(1 및 2)의 몇몇 부분들을 제외함)이 결합 및 순차 논리 형태의 프로그램 가능 논리 회로로 실현될 수 있다는 것이다. 마이크로프로세서 또는 마이크로컨트롤러는 반드시 필요하지는 않으며, 이는 따라서 시스템의 복잡성 및 가격을 저하시킨다.

제 1 도는 본 발명의 한 실시예에 따른 장치를 사용하는 가정 시스템 네트워크를 도식적으로 나타내는 도면.

제 2 도는 본 발명의 실시예에 따른 장치를 블럭도 형태로 도시한 도면.

제 3 도는 본 발명에 따른 제 2 도의 블럭(3)의 블럭도.

제 4 도는 본 실시예에 따른 제 2 도의 아날로그 인터페이스 유닛(2)의 기능도.

제 5 도는 본 실시예에 따른 제 2 도의 비교 유닛(5)의 논리도.

제 6a도 내지 제 6h 도는 본 실시예에 따른 장치에 의해 사용된 여러 신호들의 타이밍도.

제 7a 도 내지 제 7c 도는 본 실시예에 따른 장치의 여러 신호들의 타이밍도로, 버스들 중 한 버스 상에서의 한 메시지의 시작(START) 비트가 다른 버스상의 메시지의 시작 비트보다 앞서는 경우를 도시하는 도면.

제 8a 도 내지 제 8c 도는 본 발명에 따른 장치의 어떤 신호들의 타이밍도를 나타내는 도면으로, 2개의 시작 비트들의 검출의 경우, 그 중 하나는 최대 지속기간만큼 다른 시작 비트보다 앞섬을 도시하는 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

31: 필터 33: 샘플러

34: 11-비트 카운터 출력 35: 시작 비트 검출기

36: 디코더

Claims (13)

1. 적어도 2개의 통신 버스들(11, 12) 사이에서 인터페이스하기 위한 장치(13)에 있어서,

   상기 통신 버스들 각각에 대한 양방향 인터페이스(1, 2)와;

   상기 인터페이스들 상에서 수신된 메시지들의 비교를 위한 회로(5)와;

   시간적으로 오버랩하는 메시지들 사이의 우선 순위의 충돌들을 해결하기 위한 회로(6)로서, 우선 순위의 충돌들을 해결하기 위한 상기 회로(6)는 우선 순위를 갖는 메시지를 시간적으로 오버랩하는 상기 메시지들 사이에서 결정하고, 상기 충돌 해결 회로(6)는 상기 인터페이스 또는 인터페이스들(1, 2)을 통해 우선 순위를 갖는 상기 메시지가 발생하지 않는 통신 버스들로의 우선 순위를 갖는 상기 메시지의 전송을 허가하는, 상기 우선 순위의 충돌들을 해결하기 위한 회로(6)를 포함하며,

   우선 순위를 갖는 상기 메시지의 상기 결정은 상기 오버랩하는 메시지들의 시작 사이의 시간 지연과 상기 메시지들 간의 비교의 결과의 함수로서 행해지는, 인터페이스 장치.
2. 제 1 항에 있어서,

   각각의 양방향 인터페이스가 상기 우선 순위-충돌 해결 회로(6)에 의해 출력된 허가 신호(CE, TE)의 작용하에 상기 인터페이스가 연결되는 버스 상에서 전송될메시지를 상기 인터페이스에 전달하는 송출 허가 회로(7, 8)에 연결되는, 인터페이스 장치.
3. 제 2 항에 있어서,

   상기 인터페이스 장치는 제 1 통신 버스 및 제 2 통신 버스에 연결되는, 인터페이스 장치.
4. 제 3 항에 있어서,

   상기 충돌 해결 회로는 2개의 통신 버스들 상에서 수신된 2개의 메시지들의 시작 사이의 시간 지연(D)을 결정하는, 인터페이스 장치.
5. 제 4 항에 있어서,

   상기 장치는 소정의 시간 분해능을 가지며, 상기 시간 지연(D)이 상기 시간 분해능 보다 작으면, 어떠한 전송 허가 신호도 두 메시지들이 동일한 한 발생되지 않는, 인터페이스 장치.
6. 제 4 항에 있어서,

   상기 충돌 해결 회로(6)는, 수신된 메시지의 각 비트에 대해, 비트 주기(T) 보다 작은 지속 기간의 비교 윈도우(CX_COMP, TP_COMP)를 발생하는, 인터페이스 장치.
7. 제 6 항에 있어서,

   상기 장치는 소정의 시간 분해능을 가지며, 상기 시간 지연(D)이 상기 비교 윈도우의 지속 기간보다 작지만 상기 시간 분해능보다 클 때, 첫 번째로 시작한 메시지에 우선 순위가 먼저 부여되고, 송출 허가 신호는 상기 충돌 해결 회로(6)에 의해 발생되고, 우선 순위를 갖는 상기 메시지가 발생하지 않은 통신 버스와 연관된 상기 송출 허가 회로를 위해 의도된 것인, 인터페이스 장치.
8. 제 5 항 또는 제 7 항에 있어서,

   상기 메시지들이 다르자마자, 상기 메시지들 사이의 차이가 검출된 시간에 우선 순위가 논리 "0"을 포함하는 메시지에 부여되며, 상기 충돌 해결 회로는 우선순위를 갖는 메시지가 발생되지 않은 상기 버스와 연관된 상기 송출 허가 회로를 위해 의도된 전송 허가 신호(CE, TE)를 발생하는, 인터페이스 장치.
9. 제 5 항 또는 제 7 항에 있어서,

   상기 메시지들이 상이한 정보를 포함하자마자, 우선 순위가 상기 버스들에 접속된 장치들의 버스 액세스 프로토콜에서 우선 순위를 가진 정보를 포함하는 메시지에 부여되며, 상기 충돌 해결 회로는 우선 순위를 갖는 상기 메시지가 발생하지 않은 상기 버스와 연관된 상기 송출 허가 회로를 위해 의도된 전송 허가 신호 (CE, TE)를 발생하는, 인터페이스 장치.
10. 제 6 항에 있어서,

    상기 시간 지연(D)이 상기 비교 윈도우의 지속 기간 보다 클 때, 상기 우선 순위 메시지는 처음으로 시작한 메시지이며, 상기 충돌 해결 회로(6)는 우선 순위를 가진 상기 메시지가 발생하지 않은 상기 버스(11, 12)와 연관된 송출 허가 회로 (7, 8)를 위해 의도된 전송 허가 신호(CE, TE)를 발생하는, 인터페이스 장치.
11. 제 10 항에 있어서,

    상기 우선 순위 메시지는 우선 순위를 가진 메시지가 발생하지 않은 버스로 완전하게 전송되는, 인터페이스 장치.
12. 제 3 항 내지 제 7 항, 제 10 항, 제 11 항 중 어느 한 항에 있어서,

    상기 인터페이스들(1, 2)은 동축 버스 또는 트위스트형-쌍 버스에 대한 인터페이스들인, 인터페이스 장치.
13. 제 1 항 내지 제 7 항, 제 10 항, 제 11 항 중 어느 한 항에 있어서,

    상기 버스들 중 하나에 다른 버스로부터의 전력을 공급하는 수단을 더 포함하는, 인터페이스 장치.