KR100414153B1 - Clock timing recovery circuit and Method for DMT system - Google Patents
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Abstract
본 발명은 개별 다중 톤 시스템에서 전치부호(미리 약정된 심볼)를 여러번 반복해 보내어 초기 타이밍 클럭 오차를 구한 뒤 잔여오차에 대해서는 판정된 데이터 값을 사용하여 오차를 수정하는 판정 지향(decision-directed) 방법을 이용하여 추적, 복원하는 클럭 타이밍 복원 회로 및 클럭 타이밍 복원 방법에 관한 것이다.According to the present invention, a decision-directed method is used to obtain an initial timing clock error by repeatedly transmitting a prefix (pre-committed symbol) in an individual multi-tone system, and then correcting the error using the determined data value for the residual error. The present invention relates to a clock timing recovery circuit for tracking and restoring using a method and a clock timing recovery method.
Description
본 발명은 개별 다중 톤 시스템에서 전치부호(미리 약정된 심볼)를 반복해 보내어 데이터 수신 초기에 초기 타이밍 오차를 구한 뒤 잔여오차에 대해서는 판정 지향 방법을 이용하여 추적, 복원하는 클럭 타이밍 복원 회로에 관한 것이다.The present invention relates to a clock timing recovery circuit that repeatedly sends a prefix (pre-committed symbol) in an individual multi-tone system to find an initial timing error at the beginning of data reception, and then tracks and recovers residual errors using a decision-oriented method. will be.
고속 데이터 통신의 중요성과 활용도가 점차 증가함에 따라 다중 반송파 시스템에 대한 관심이 크게 증가하고 있으며, 이는 최근 들어 디지털 가입자망, 고속 근거리 통신망 등에서 다양하게 이용되고 있다. 일반적으로 개별 다중 톤 통신 시스템들은 다중 경로 지연 감쇄로 인한 심볼간 간섭에 강하다는 장점을 지니고 있는 반면 타이밍 오차에 대단히 민감하다는 문제점을 가지고 있다. 이러한 문제점을 보완하기 위해 타이밍 오차를 보정하기 위한 방법들이 여러 가지 제안되었다.As the importance and utilization of high speed data communication gradually increase, interest in multi-carrier systems has increased greatly, which has been recently used in various types of digital subscriber networks and high speed local area networks. In general, individual multi-tone communication systems have the advantage of being robust to inter-symbol interference due to multipath delay attenuation, while being very sensitive to timing errors. To compensate for this problem, various methods for correcting timing errors have been proposed.
이들 방법은 크게 동기 방식과 비동기 방식 등 두 가지로 나눌 수 있다. 동기방식은 타이밍 오차를 구하여 위상동기루프(Phase-locked loop, 이하 PLL)를 이용하여 아날로그 신호의 샘플링 클럭을 직접 조정하는 방법이고, 비동기 방식은 고정된 샘플링 클럭을 사용하여 신호를 디지털 영역에서 샘플링하고 타이밍 오차를 추정하여 정확한 타이밍을 보간(Interpolation)하여 보정하는 방법이다.These methods can be divided into two types, synchronous and asynchronous. The synchronous method is a method of directly adjusting the sampling clock of an analog signal using a phase-locked loop (PLL) by obtaining a timing error. The asynchronous method samples a signal in a digital domain using a fixed sampling clock. A method of estimating timing error and interpolating correct timing to correct the timing error.
그러나, 동기 방식은 하드웨어의 복잡도가 크고 고속의 데이터 전송을 위해서는 샘플링의 위상을 신속하게 제어하기가 어렵다는 문제점으로 인해 고속의 통신 시스템에서는 사용하지 않고 있다. 따라서 고속의 시스템에서는 고정된 샘플링 클럭을 사용하여 디지털 영역에서 타이밍을 보정하는 비동기 방식을 주로 사용하고 있다.However, the synchronous method is not used in a high speed communication system because of the complexity of hardware and the difficulty in controlling the phase of sampling quickly for high speed data transmission. As a result, high-speed systems typically use an asynchronous method that uses a fixed sampling clock to correct timing in the digital domain.
모니어(Monnier)는 반복되는 동일한 파일럿 신호를 이용하여 샘플링 오차를 찾아내는 방법을 제안하였다. 이러한 방식의 경우, 전체 대역 중 파일럿 심볼을 위한 부반송파들을 따로 할당해야 하므로 전체 데이터 전송효율이 떨어지게 되고, 수렴하는 속도가 느리다는 문제점을 가지고 있다.Monnier proposed a method for finding sampling error using the same repeated pilot signal. In this case, since the subcarriers for the pilot symbol in the entire band must be allocated separately, the overall data transmission efficiency is lowered and the convergence speed is slow.
도1은 PLL을 사용하는 회로로서 파일럿 신호를 이용하여 타이밍 오차를 복원하는 종래의 회로를 나타낸 것으로, 아날로그 신호를 디지털 신호로 바꾸어 주는 A/D 변환기(10)와, FFT 처리에 사용되는 신호샘플들을 선택해주는 FFT 윈도우부(11)와, 입력된 시영역의 신호를 주파수 영역의 신호로 변환하는 FFT부(12)와, 타이밍 오차에 대한 정보를 얻기 위해 정해진 위치에 들어오는 파일럿 신호를 추출하기 위한 파일럿 신호 추출부(13)와, 상기 추출된 파일럿 신호로부터 오차 정보를 계산하는 타이밍 오차 계산부(14)와, 상기 계산된 오차를 정수부와 소수부로 나누기 위한 반올림기(15)와, 상기 FFT 윈도우(11)의 위치를 조정할 수있도록 하는 FFT 윈도우 컨트롤러(16)와 AD 변환기의 샘플 주파수를 조정하는 PLL(17)로 구성된다.1 shows a conventional circuit for recovering timing error using a pilot signal as a circuit using a PLL. The A / D converter 10 converts an analog signal into a digital signal and a signal sample used for FFT processing. An FFT window unit 11 for selecting an image, an FFT unit 12 for converting an input time domain signal into a signal in a frequency domain, and a pilot signal for extracting a pilot signal coming into a predetermined position to obtain information about timing errors. A pilot signal extractor 13, a timing error calculator 14 for calculating error information from the extracted pilot signal, a rounder 15 for dividing the calculated error into an integer part and a fractional part, and the FFT window An FFT window controller 16 for adjusting the position of 11 and a PLL 17 for adjusting the sample frequency of the AD converter.
상기 타이밍 동기 오차에 의한 위상 회전량은 크게 FFT 윈도우(11)의 위치 오차로 인해 생기는 위상 오차와 샘플링 클럭 오차에 의해 발생하는 위상 오차로 나눌 수 있다.The phase rotation amount due to the timing synchronization error can be largely divided into a phase error caused by a position error of the FFT window 11 and a phase error caused by a sampling clock error.
종래의 모니어 방식은 반복되는 동일한 파일럿 신호를 이용하여 위상 오차와 샘플링 클럭 오차들을 구하게 된다. 동일한 부반송파 위치에 일정한 파일럿 신호를 부가하여 두 심볼 사이에서 위상차를 추출함으로써 클럭 오차를 구하여 한 심볼내에서 두 개의 파일럿 신호 사이의 관계에 의해 위상 오차를 알아 낼 수 있는 방법이다. 이 경우, 파일럿을 심볼상의 일정한 위치에 신호로 넣어준다. j 번째 심볼의 k번째 부반송파에 발생하는 위상 회전량은 수학식1과 같이 표현할 수 있다.The conventional monaural scheme calculates phase error and sampling clock errors using the same pilot signal that is repeated. By adding a constant pilot signal to the same subcarrier position and extracting a phase difference between two symbols, a clock error can be obtained and a phase error can be found by a relationship between two pilot signals in one symbol. In this case, the pilot is signaled at a certain position on the symbol. The amount of phase rotation occurring in the k-th subcarrier of the j-th symbol may be expressed as in Equation (1).
상기 수학식1에서T d 는 FFT 오차를 나타내고Δt j 는 샘플링 타이밍 오차를 나타낸다.T u 는 심볼의 전체구간을 나타낸다. 이를 이용하여 한 심볼상에 있는 두 샘플(k 1 ,k 2 ) 사이의 위상 회전량을 계산하므로써 대략적인 샘플링 오차를 구할 수 있게 된다. 이를 수식으로 나타내면 수학식2와 같다.In Equation 1, T d represents an FFT error and Δt j represents a sampling timing error. T u represents the entire duration of the symbol. By using this , an approximate sampling error can be obtained by calculating the amount of phase rotation between two samples k 1 and k 2 on one symbol. This is expressed as an equation (2).
상기 수학식2를 통해 정규화된 타이밍 동기 오차를 구하면 수학식3과 같고, 수학식3의 일정한 부반송파 개수만큼 구한 후 평균을 취하면 수학식4와 같이 구할 수 있다.When the timing synchronization error normalized through Equation 2 is obtained, Equation 3 is obtained. Equation 3 is obtained by a predetermined number of subcarriers of Equation 3 and then averaged.
이때 평균값으로 취해진 타이밍 오차를 정수부와 소수부로 나누어 정수부는 FFT 윈도우의 조정으로 한 샘플을 가감하도록 조정하며 나머지 소수부는 PLL이나 위상회전기를 이용하여 보정하여 주도록 한다. 이때, 소수부의 범위를 ±0.5 이내로 제한하기 위해 반올림기와 같은 회로가 필요하게 된다.At this time, the timing error taken as the average value is divided into the integer part and the fractional part, and the integer part is adjusted to add or subtract a sample by the adjustment of the FFT window, and the other fractional part is corrected by using a PLL or a phase rotor. At this time, a circuit such as a rounder is necessary to limit the range of the fractional part to within ± 0.5.
상기 종래의 보정회로는 파일럿 신호들을 추출하고 이로부터 얻은 정보를 이용하여 윈도우의 이동이나 PLL 또는 위상회전기를 통해 직접 샘플링 클럭의 위치를 조정함으로써 보상해 왔다. 그러나, 이러한 방식의 경우 타이밍 오류를 정정하고 정상상태까지 가는 수렴시간이 상당히 길어지며 같은 주파수 대역의 사용으로 비교해 본다면 파일럿 신호를 할당하는 만큼 데이터를 전송할 수 있는 부반송파의 수가 줄어들게 되어 전체적인 효율이 떨어지게 된다는 문제점이 있었다. 또한 주기적으로 일어나는 샘플 가감을 필요로 하게 되어 빈번한 FFT의 윈도우 위치 조정이 필요하며 이러한 조정의 빈도수를 줄이기 위해서는 정확도가 우수한 소자가 필요하게 되어 결국 하드웨어 가격의 상승을 초래한다는 문제점이 있었다.The conventional correction circuit has compensated by extracting pilot signals and using the information obtained therefrom to adjust the position of the sampling clock directly through window movement or through a PLL or phase rotator. However, in this method, the convergence time to correct the timing error and to the steady state is considerably longer, and compared with the use of the same frequency band, the number of subcarriers that can transmit data decreases as the pilot signal is allocated, thereby reducing the overall efficiency. There was a problem. In addition, it requires periodic sample subtraction, which requires frequent FFT window position adjustment, and in order to reduce the frequency of these adjustments, an accurate device is needed, resulting in a hardware price increase.
따라서, 본 발명은 상기 문제점들을 해결하기 위하여 타이밍 오차를 보정하는데 있어서 파일럿 신호를 이용하지 않고 데이터 전송에 앞서 일정한 전치부호를 전송하여 타이밍 오차를 구한 후 잔여오차에 대해서는 판정 지향 방법을 이용하여 추적한 값을 위상 회전기를 이용하여 보정하도록 하고, 이를 통해 종래의 방식과는 달리 샘플의 가감을 이용하지 않도록 하여 하드웨어의 크기를 최소화하고 오차에 대한 빠른 수렴을 유도하며, 주파수 효율성을 높이도록 하는데 그 목적이 있다.Therefore, in order to solve the problems, the present invention does not use a pilot signal to correct the timing error, and transmits a predetermined prefix before data transmission to obtain a timing error, and then tracks the residual error using a decision-oriented method. The value is corrected by using a phase rotator, and thus, unlike the conventional method, it is possible to minimize the size of the hardware, induce quick convergence of errors, and increase frequency efficiency, by not using the subtraction of the sample. There is this.
상기 목적을 달성하기 위하여 본 발명은 A/D변환기, FFT부, 초기 타이밍 검출기, 경판정기, 타이밍 오차 추적기, 덧셈기 그리고 위상 회전기로 구성되며, 상기 A/D변환기는 아날로그 신호를 디지털 신호로 변환시키고; 상기 FFT부는 입력된 시영역의 신호를 주파수 영역의 신호로 변환하며; 상기 초기 타이밍 검출기는 FFT부를 통해 수신된 주파수 영역의 전치부호로부터 초기 타이밍 오차를 기울기로부터 계산하여 출력하고; 상기 경판정기는 상기 위상 회전기의 출력 값을 기초로 송신된 정보를 검출하며; 상기 타이밍 오차 추적기는 상기 경판정기의 경판정 후 신호들로부터 잔여오차를 구하고; 상기 덧셈기는 상기 초기 위상검출기에서 출력된 값과 상기 타이밍 오차 추적기에서 구한 잔여오차를 더하여 오차를 구하며; 그리고 상기위상 회전기는 상기 구해진 오차를 이용하여 위상을 보정하는 것을 특징으로 하는 개별 다중 톤 시스템을 위한 클럭 타이밍 복원회로를 특징으로 한다.In order to achieve the above object, the present invention comprises an A / D converter, an FFT unit, an initial timing detector, a hard decision maker, a timing error tracker, an adder, and a phase rotator, and the A / D converter converts an analog signal into a digital signal. ; The FFT unit converts an inputted time domain signal into a frequency domain signal; The initial timing detector calculates and outputs an initial timing error from a slope from a precode of a frequency domain received through an FFT unit; The hard determiner detects the transmitted information based on the output value of the phase rotator; The timing error tracker obtains a residual error from the signals after hard decision of the hard judge; The adder obtains an error by adding a value output from the initial phase detector and a residual error obtained from the timing error tracker; The phase rotator is characterized in that the clock timing recovery circuit for the individual multi-tone system, characterized in that for correcting the phase using the obtained error.
도1은 종래의 PLL과 파일럿 신호를 이용한 타이밍 복원회로를 나타낸 블록도.1 is a block diagram showing a timing recovery circuit using a conventional PLL and a pilot signal.
도2는 본 발명에 따른 타이밍 오차 복원 회로를 나타낸 블록도.2 is a block diagram showing a timing error recovery circuit according to the present invention;
도3은 타이밍 오차량을 부반송파에 따른 위상 증가로 나타내는 그래프.3 is a graph showing the amount of timing error as an increase in phase according to subcarriers.
도4는 본 발명에 따른 초기 타이밍 오차 검출기 회로를 나타낸 블록도.4 is a block diagram illustrating an initial timing error detector circuit in accordance with the present invention.
도5는 본 발명에 따른 위상회전기와 잔여 타이밍 오차 추적회로를 나타낸 블록도.5 is a block diagram showing a phase rotator and a residual timing error tracking circuit according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>
10,20 : A/D 변환기 11 : FFT 윈도우10,20: A / D Converter 11: FFT Window
12,21 : FFT부 13 : 파일럿 신호 추출기12,21: FFT unit 13: pilot signal extractor
14 : 타이밍 오차 계산부 15 : 반올림기14: timing error calculation unit 15: rounding machine
16 : FFT 윈도우 콘트롤러 17 : PLL16: FFT window controller 17: PLL
22 : 위상 회전기 23,41 : 경판정기22: phase rotation machine 23,41: hard decision machine
24 : 초기 타이밍 검출기 25 : 타이밍 오차 추적기24: Initial Timing Detector 25: Timing Error Tracker
31 : 한 심볼 지연단 32 : 복소 공액부31: one symbol delay stage 32: complex conjugate
33,42 : 위상 검출기 34,43 : 평균 계산기33,42: Phase Detector 34,43: Average Calculator
35 : 기울기 검출기 44 : 기울기 갱신부35: tilt detector 44: tilt update unit
이하, 첨부된 도면을 참조로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명에 따른 타이밍 오차를 연산하기 위한 회로를 나타낸 것으로서, 아날로그 신호를 디지털 신호로 바꾸어 주는 A/D 변환기(20)와, 입력된 시영역의 신호를 주파수 영역의 신호로 변환하는 FFT부(21)와, 상기 FFT부를 거쳐 수신된 주파수 영역의 전치부호로부터 초기 타이밍 오차를 심볼들 사이의 위상 오차 기울기로부터 계산해내는 초기 타이밍 검출기(24)와, 위상 회전기의 출력 값을 기초로 송신된 정보를 검출하는 경판정기(23)와, 경판정후 신호들로부터 잔여 오차를 구하는 타이밍 오차 추적기(25), 상기 초기 타이밍 검출기(24)에서 구해진 기울기와 타이밍 오차 추적기(25)를 통해 구해진 오차를 이용하여 위상을 보정하는 위상 회전기(22)로 구성되어 있다.2 shows a circuit for calculating a timing error according to the present invention, which includes an A / D converter 20 for converting an analog signal into a digital signal, and an FFT for converting an input time domain signal into a frequency domain signal. And an initial timing detector 24 for calculating an initial timing error from the phase error slope between symbols from a pre-signal in the frequency domain received through the FFT section, and based on an output value of the phase rotator. Using the hard decision device 23 for detecting information, the timing error tracker 25 for obtaining residual errors from the signals after the hard decision, and the slopes obtained from the initial timing detector 24 and the error obtained through the timing error tracker 25. And a phase rotator 22 for correcting phase.
상기 초기 타이밍 검출기(24)는 도4에 도시된 바와 같이 입력되는 전치부호를 지연시키기 위한 한 심볼 지연단(31)과, 상기 지연단에서 지연된 신호의 복소 공액 성분을 얻기 위한 복소공액부(32)와, 전치부호와 지연된 전치부호간의 위상차를 구하기 위한 곱셈기와, 상기 곱셈의 결과 값으로부터 위상을 검출하는 위상검출기(33)와, 상기 검출된 위상으로부터 평균값을 계산하는 평균 계산기(34) 그리고 계산된 평균값으로부터 기울기를 추출하기 위한 기울기 검출기(35)로 구성된다. 도시된 초기 타이밍 검출기(24)는 입력된 전치부호를 해석해서 초기 타이밍 오차를 각 부반송파들의 위상 기울기로서 출력하게 된다.The initial timing detector 24 includes a symbol delay stage 31 for delaying the precode input as shown in FIG. 4, and a complex conjugate portion 32 for obtaining a complex conjugate component of the signal delayed at the delay stage. ), A multiplier for calculating the phase difference between the precode and the delayed precode, a phase detector 33 for detecting a phase from the result of the multiplication, an average calculator 34 for calculating an average value from the detected phase, and a calculation. A tilt detector 35 for extracting the slope from the averaged value. The illustrated initial timing detector 24 interprets the input prefix and outputs the initial timing error as the phase slope of each subcarrier.
상기 전치부호는 동일한 심볼이 반복되는 특성을 가지고 있으므로, 현재의 심볼 내의 부반송파는 한 심볼이 지연된 후에도 반복된다. 이러한 성질을 이용하면 두 전치부호 간의 위상차를 구할 수 있다. 또한, 상기 한 심볼지연단(31)을 거쳐 복소공액부(32)를 통과한 신호들과 입력된 전치부호의 곱은 부반송파 신호의 위상 오차값을 포함하고, 이러한 위상 오차값은 두 값의 곱으로 생성된 복소 신호의 위상에 포함되어 있다. 이 것을 수학식5에 나타내었다.k는 부반송파 번호를m은 심볼 인덱스를 나타내며 전치부호의 개수만큼 증가한다. 이 위상을 검출하는 위상검출기(33)의 출력을 통해서 전치 부호의 위상을 검출한다.Since the precode has the property of repeating the same symbol, the subcarrier in the current symbol is repeated after one symbol is delayed. Using this property, the phase difference between two prefixes can be obtained. In addition, the product of the signals passed through the complex delay unit 32 through the symbol delay end 31 and the input precode includes a phase error value of the subcarrier signal, and the phase error value is generated as a product of two values. Included in the phase of the complex signal. This is shown in equation (5). k is the subcarrier number and m is the symbol index and is increased by the number of prefixes. The phase of the transposition code is detected through the output of the phase detector 33 which detects this phase.
상기와 같이 두 전치부호의 각 부반송파 성분별 위상차이를 얻은 후, 전치부호가 2개 이상일 경우 각 전치부호 사이의 위상차를 평균을 하게된다. 출력은 각 부반송파들의 평균적인 위상오차 값이다.After obtaining the phase difference for each subcarrier component of the two prefixes as described above, if there are two or more prefixes, the phase difference between each prefix is averaged. The output is the average phase error value of each subcarrier.
다음으로 기울기 검출기(35)는 입력된 데이터 값을 통해서 기울기를 구해낸다. 초기 위상 오차에 따른 주파수 영역에서의 효과는 주파수에 따라 선형적으로 도3과 같이 증가하는 결과로 나타나며 이 경우, 기울기는 수학식 6에서와 같이 초기 위상 오차 τ에 비례한다.Next, the slope detector 35 calculates a slope through the input data value. The effect in the frequency domain according to the initial phase error is shown as a result of increasing linearly with frequency as shown in Figure 3, in this case, the slope is proportional to the initial phase error τ as shown in equation (6).
수학식 6에서 1/T은 반송파 사이의 간격을 나타내며, τ는 위상오차로 인한 지연정보를 나타내며,k는 부반송파 번호를 나타낸다.In Equation 6, 1 / T represents an interval between carriers, τ represents delay information due to a phase error, and k represents a subcarrier number.
상술한 바와 같이 얻어진 기울기를 사용하여 위상값을 보정하고 이후에 들어오는 데이터 심볼의 클럭 타이밍 오차를 위상 회전기(22)를 이용하여 부반송파 번호와 기울기의 곱을 위상으로 하여 역으로 보상함과 동시에 후술하는 도5에서 설명할 잔여 오차 추적회로와 연동됨으로써 오차를 보정하게 된다.The phase value is corrected using the obtained slope as described above, and the clock timing error of the incoming data symbol is compensated inversely by using the phase rotator 22 as the product of the subcarrier number and the slope as a phase and described later. By interlocking with the residual error tracking circuit described in Fig. 5, the error is corrected.
상기 회로의 동작을 다시 한번 설명하면 상기 한 심볼 지연단(31)은 한 심볼 주기 이전의 전치부호와의 곱을 위해 신호를 지연시키고, 상기 복소공액부(32)를 거친 지연된 신호의 복소공액 신호를 추출하여 곱셈기를 통해 입력된 전치부호와 곱하고, 상기 곱하여진 결과 값으로부터 위상검출기(33)를 이용하여 위상을 구한다. 그리고 상기 구해진 위상으로부터 평균 계산기(34)를 이용하여 평균을 구하고, 전치부호가 끝나는 시점에서 기울기 검출기(35)를 이용하여 구해진 최종적인 직선의 기울기를 고정하고 이후에 들어오는 데이터 심볼의 클럭 타이밍 오차를 위상 회전기(22)를 이용하여 부반송파 번호와 기울기의 곱을 위상으로 하여 역으로 보상함과 동시에 이후 도5에서 설명할 잔여 오차 추적회로와 연동됨으로써 오차를 보정하게 된다.Referring to the operation of the circuit once again, the one symbol delay stage 31 delays the signal to multiply the pre-signal before one symbol period, and provides a complex conjugate signal of the delayed signal passed through the complex conjugate 32. Extract and multiply the transpose code input through the multiplier, and obtain the phase using the phase detector 33 from the multiplied result. The average is calculated using the average calculator 34 from the obtained phase, and the slope of the final straight line obtained by using the slope detector 35 is fixed at the end of the precoding, and the clock timing error of the incoming data symbol is phased. The rotor 22 is used to compensate for the reverse by taking the product of the subcarrier number and the slope as a phase and simultaneously correct the error by interworking with the residual error tracking circuit, which will be described later with reference to FIG. 5.
상기 매 심볼마다 반복되는 파일럿 심볼을 이용하는 대신에 실제적인 정보데이터를 보내기 전에 미리 약정된 심볼을 여러번 반복해 보내어 초기에 클럭의 샘플링 오차를 평균적으로 구함으로써 비교적 정확한 클럭 타이밍 동기 오차의 크기를 추정할 수 있도록 하였다. 이러한 방법은 파일럿을 이용하여 타이밍 오차를 찾는 기존의 방식에 비해 오차에 대한 수렴속도가 빠르다는 장점을 가지고 있다. 초기 위상 오차는 수학식5와 같이 반복되는 심볼 사이의 같은 부반송파 위치에 있는 신호들 사이의 위상오차를 구함으로 결정된다.Instead of using the pilot symbol repeated for each symbol, it is possible to estimate a relatively accurate magnitude of the clock timing synchronization error by sending a predetermined symbol repeatedly several times before sending actual information data. To make it possible. This method has the advantage that the convergence speed of the error is faster than the conventional method of finding the timing error using the pilot. The initial phase error is determined by obtaining a phase error between signals at the same subcarrier position between repeated symbols as shown in Equation (5).
이러한 각 부반송파별 오차를 반복되는 전치부호 동안 계산하여 전치부호구간 동안 각 부반송파별로 평균을 구한다. 구해진 평균값들로부터 기울기 검출기(curve fitter)를 이용하여 일반적인 수식으로 표현하기 위한 기울기를 산출한다. 이때 심볼상의 타이밍 오차로 인한 위상회전량은 수학식6과 같이 부반송파 번호에 비례하는 간단한 형태의 1차 함수로 나타낼 수 있으며 따라서, 도3에 도시된 그래프와 같은 형태로 표현할 수 있게 된다.The error of each subcarrier is calculated during repeated transposition, and the average of each subcarrier is calculated during the transposition. From the average values obtained, a slope detector (curve fitter) is used to calculate the slope to be expressed by a general formula. At this time, the phase rotation amount due to the timing error on the symbol can be represented by a simple linear function proportional to the subcarrier number as shown in Equation 6, and thus can be expressed in the form shown in the graph shown in FIG.
도5는 본 발명에 따른 잔여 오차 추적기와 위상 회전기에 대한 회로 구성도를 나타낸 것이다. 초기 타이밍 검출기에서 검출한 초기 위상의 부정확도로 인해 발생하는 작은 크기의 잔여 오차들의 경우 처음 몇 번의 심볼 복원에는 영향을 미치지 않으나 계속적으로 누적될 경우 결국 신호의 복원이 불가능해질 가능성이 크므로 복원해 주어야 할 필요가 있다. 어느 정도의 오차가 남아 있는지는 수학식6과 같은 과정을 통해 경판정함과 동시에 판정신호와 판정 전 신호와의 켤레 복소수 곱을 이용하여 위상오차를 구한다. 수학식7은 잔여 오차 추적 회로를 통해 구해지는 잔여오차에 대한 수식을 나타낸 것이다.Y는 판정전 신호를D는 판정후 신호를 나타낸다.5 is a circuit diagram illustrating a residual error tracker and a phase rotator according to the present invention. Small residuals caused by inaccuracies in the initial phase detected by the initial timing detector do not affect the first few symbol reconstructions, but if they accumulate continuously, they are likely to be impossible to recover. Needs to be. How much error remains is determined through the same process as in Equation 6 and at the same time, the phase error is obtained by using a complex complex product of the determination signal and the signal before determination. Equation 7 shows an expression for the residual error obtained through the residual error tracking circuit. Y denotes a signal before determination and D denotes a signal after determination.
그 후, 상기 수학식7에 따라 한 심볼 동안 생기는 오차들의 평균을 계산한다. 제일 처음 나오는 데이터에 보상되는 기울기의 초기값은 기울기 검출기를 통해 나온 초기 기울기에 따르며, 그 이후부터는 추적회로를 통해 구해진 잔여 오차의 평균에 일정한 수렴상수를 곱하여 현재 사용된 기울기를 갱신하도록 함으로써 다음 한 심볼 동안 적용될 기울기를 구하게 된다. 이렇게 갱신된 기울기는 다음 심볼부터 적용된다. 수학식8은 이러한 갱신과정을 나타내었으며 α는 수렴상수를 나타낸다. 이 값은 응용하고자 하는 통신 시스템의 사양에 따라 다른 값을 가질 수 있다.Then, the average of the errors occurring during one symbol is calculated according to Equation (7). The initial value of the slope compensated for the first data is based on the initial slope from the slope detector, after which the average of the residual errors obtained by the tracking circuit is multiplied by a constant convergence constant to update the currently used slope. The slope to be applied during the symbol is obtained. The updated slope is applied from the next symbol. Equation 8 shows this updating process and α represents the convergence constant. This value may have a different value depending on the specification of the communication system to be applied.
이와 같이 구해진 최종 기울기를 위상 회전기를 이용하여 수학식9와 같이 신호에 역으로 보상해주는 과정을 거침으로써 타이밍 오차를 보정한다.The timing error is corrected by performing a process of compensating the final slope obtained in this way inversely to the signal using Equation (9).
상기 도5는 추적 회로 구성도를 제시한 수식과 함께 도시한 것으로, 추적 회로는 이미 현재의 기울기로 위상회전기를 통해 보정되어 들어온 심볼의 판정전 신호와 판정후 신호의 켤레 곱으로부터 위상을 검출하는 위상 검출기와 계산된 위상의 한 심볼 동안의 평균을 계산하는 ID(Integrated Dump) 방식의 평균계산기로 구성한다. 또한 일정한 수렴상수로 기울기를 갱신하는 기울기 갱신부를 거쳐 다음 심볼에 적용할 갱신된 기울기를 산출한다.FIG. 5 is a schematic diagram of a tracking circuit, and the tracking circuit detects a phase from a conjugate product of a signal before and after the determination of a symbol that has already been corrected through a phase rotor at a current slope. It consists of a phase detector and an average calculator of an integrated dump (ID) method that calculates an average of one symbol of the calculated phase. Also, an updated slope to be applied to the next symbol is calculated through a slope update unit that updates the slope with a constant convergence constant.
본 발명은 고정된 클럭을 이용하며 샘플의 가감부를 제거함으로써 하드웨어 구현 비용을 줄였으며, 파일럿을 이용하는 시스템에 비해 수렴속도를 증가시켰다. 또한 같은 부반송파 수를 사용할 경우, 파일럿 신호를 사용할 경우와 비교하면 파일럿에 할당되었던 부반송파를 데이터 전송에 사용할 수 있어 주파수 효율을 증가시킬 수 있다는 장점이 있다.The present invention reduces the hardware implementation cost by using a fixed clock and eliminates the subtraction of the sample, and increases the convergence speed compared to the system using the pilot. In addition, when using the same number of subcarriers, compared to the case of using a pilot signal, there is an advantage that the frequency carrier can be increased because the subcarriers allocated to the pilot can be used for data transmission.
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