KR100414021B1 - Method for forming a shallow trench isolation - Google Patents

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Abstract

본 발명은 섀로우 트랜치 분리막에서의 필드 손실(DEVOT)을 억제함으로써 반도체 소자의 신뢰성을 증진시킬 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 섀로우 트랜치 분리막을 형성한 후 Ti/TiN을 스퍼터링하기 전에 전 세정을 통해 열산화막을 제거할 때 DHF(HF + DIW)를 사용하는 종래 방법과는 달리, 열산화막과 산화막간의 식각율 차이가 미세한 BHF(HF + NH4F + DIW)를 사용해 전 세정을 수행하여, 섀로우 트랜치 분리막의 상부 모서리에서 필드 손실이 발생하는 것을 억제함으로써, 필드 손실로 인해 반도체 소자의 전기적 특성과 접합 누수 특성이 저하되는 것을 효과적으로 방지할 수 있는 것이다.The present invention enables to improve the reliability of the semiconductor device by suppressing the field loss (DEVOT) in the shallow trench isolation film. To this end, the present invention, before forming the shallow trench isolation film before sputtering Ti / TiN Unlike the conventional method of using DHF (HF + DIW) to remove the thermal oxide film by pre-cleaning, pre-cleaning is performed using BHF (HF + NH 4 F + DIW), which has a small difference in etching rate between the thermal oxide film and the oxide film. By suppressing the occurrence of field loss at the upper edge of the shallow trench isolation layer, it is possible to effectively prevent the electrical loss and the junction leakage property of the semiconductor device from deteriorating due to the field loss.

Description

섀로우 트랜치 분리막 형성 방법{METHOD FOR FORMING A SHALLOW TRENCH ISOLATION}Shallow trench separator formation method {METHOD FOR FORMING A SHALLOW TRENCH ISOLATION}

본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 기판 상에 형성되는 다수의 소자간을 전기적으로 분리하는데 이용되는 섀로우 트랜치 분리막(STI : Shallow Trench Isolation)을 기판 상에 형성하는데 적합한 반도체 소자 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to form a shallow trench isolation (STI: Shallow Trench Isolation) used to electrically separate a plurality of devices formed on a semiconductor substrate. It relates to a semiconductor device manufacturing method suitable for.

잘 알려진 바와 같이, 반도체 장치(즉, 반도체 소자)에는 트랜지스터, 커패시터 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 제한된 면적 내에 다수 개(예를 들면, 수천 내지 수십 억 등)가 집적되는 데, 이러한 셀들은 서로 독립적인 동작 특성을 위해 전기적으로 분리(또는 격리)하는 것이 필요하다.As is well known, a semiconductor device (i.e., a semiconductor device) has a plurality of cells (e.g., several thousand to billions) integrated in a limited area according to the capacity of the semiconductor device in a unit device such as a transistor, a capacitor, etc. However, these cells need to be electrically isolated (or isolated) for operation characteristics that are independent of each other.

따라서, 이러한 셀들 간의 전기적인 분리를 위한 방편으로써는 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(local oxidation of silicon : LOCOS) 방법과 트랜치를 형성하여 절연물질(산화막 등)로 재매립하는 트랜치 분리(trench isolation) 방법이 잘 알려져 있으며, 여기에서 본 발명은 셀(또는 단위 소자)간의 간격이 더욱 미세해지는 고집적 반도체 소자에 보다 적합한 방법인 트랜치 분리 방법의 개선에 관련된다.Therefore, as a means for electrical separation between these cells, a local oxidation of silicon (LOCOS) method of recessing a silicon substrate and growing a field oxide layer and a trench to form an insulating material (oxide layer, etc.) Trench isolation methods for re-filling are well known, and the present invention relates to the improvement of the trench isolation method, which is a more suitable method for highly integrated semiconductor devices in which the spacing between cells (or unit devices) becomes finer.

한편, 트랜치 분리 방법을 이용하여 소자간 분리 영역을 형성하는 종래 방법에서는, 일 예로서 도 3에 도시된 바와 같이, 기판(300) 상에 트랜치 마스크 패턴을 형성하고, 이 트랜치 마스크 패턴을 이용하는 에치 공정을 수행하여 기판상의 소정부분에 트랜치를 형성하며, 퍼니스에서 열처리 공정을 수행함으로써 트랜치가 형성된 기판의 전면에 박막의 열산화막(302)을 형성한다.Meanwhile, in the conventional method of forming isolation regions between devices by using a trench isolation method, a trench mask pattern is formed on the substrate 300 as an example, as shown in FIG. 3, and an etch using the trench mask pattern is performed. The process is performed to form a trench in a predetermined portion on the substrate, and by performing a heat treatment process in the furnace to form a thermal oxide film 302 of a thin film on the entire surface of the substrate on which the trench is formed.

다음에, 증착 공정을 수행함으로써, 트랜치를 완전히 매립하는 형태로 후막(수천 Å)의 산화막(예를 들면, TEOS)을 증착하고, CMP(화학적 기계적 연마) 공정을통해 산화막의 일부를 제거한 후 패터닝 공정을 수행하여 트랜치가 형성되지 않은 부분의 열산화막을 노출시킴으로써 섀로우 트랜치 분리막(304)을 형성한다.Next, by performing a deposition process, a thick film (for example, TEOS) of a thick film (for example, TEOS) is deposited in a form of completely filling the trench, and a portion of the oxide film is removed through a CMP (chemical mechanical polishing) process and then patterned. The shallow trench isolation layer 304 is formed by exposing the thermal oxide layer in the portion where the trench is not formed by performing the process.

이어서, 노출된 열산화막(302)의 상부 일부에 게이트 폴리(306)를 형성하고, 게이트 폴리(306)의 측면에 스페이서(308)를 형성한 후에 이온 주입 공정을 통해 불순물(As)을 주입한다. 이러한 불순물 주입 공정 중에 산화막의 일부(즉, 측면)가 As에 노출, 즉 As에 맞게 된다.Subsequently, the gate poly 306 is formed on a part of the exposed thermal oxide film 302, and the spacer 308 is formed on the side of the gate poly 306, and then impurities are implanted through an ion implantation process. . Part of the oxide film (i.e., the side surface) is exposed to As, i.e., As, during the impurity implantation process.

다음에, 이온 주입 공정이 완료되면, Ti/TiN을 스퍼터링하기 전에, 섀로우 트랜치 분리막(304)과 게이트 폴리(306) 및 스페이서(308) 이외의 영역에 있는 열산화막(302)을 제거하기 위한 공정은 수행하는데, 이를 위하여 종래에는 DHF(HF + DIW)로 전 세정하여 상부가 노출된 열산화막(302)을 제거하였다.Next, when the ion implantation process is completed, before the sputtering of Ti / TiN, for removing the thermal oxide film 302 in the region other than the shallow trench isolation film 304 and the gate poly 306 and the spacer 308. The process is carried out. For this purpose, the thermal oxide film 302 having the top exposed is removed by pre-cleaning with DHF (HF + DIW).

한편, 산화막으로 사용된 TEOS는 DHF(HF + DIW) 조건 하에서 열산화막(302)에 비해 대략 1.5 내지 5배정도 까지의 식각율 차이를 갖는데, TEOS가 As를 맞는 경우 식각율 차이는 더욱 커지게 된다.On the other hand, TEOS used as an oxide film has an etch rate difference of about 1.5 to 5 times compared to the thermal oxide film 302 under DHF (HF + DIW) conditions, and when TEOS is As, the etch rate difference becomes larger. .

따라서, 종래 방법에 따라 Ti/TiN 스퍼터링 전에 전 세정을 하게 되면, 도 3에서 참조부호 A로서 표시된 바와 같이, 섀로우 트랜치 분리막(304)의 상단 부분에서 필드 손실(DEVOT)이 발생하게 되는 문제가 있다. 즉, 종래 방법에 따라 기판 상에 섀로우 트랜치 분리막을 형성한 결과의 SEM 사진을 도시한 도 4에 도시된 바와 같이, 섀로우 트랜치 분리막의 상부 모서리 부분에서 필드 손실(참조부호 A 부분)이 발생하게 된다.Therefore, when the pre-cleaning is performed before the Ti / TiN sputtering according to the conventional method, as shown by reference numeral A in FIG. 3, a field loss DEVOT occurs in the upper portion of the shallow trench isolation layer 304. have. That is, as shown in FIG. 4, which shows an SEM image of the result of forming the shallow trench isolation layer on the substrate according to the conventional method, field loss (reference A portion) occurs in the upper corner portion of the shallow trench isolation layer. Done.

이러한 필드 손실 문제는 반도체 소자의 전기적 특성을 저하시키고, 특히 접합 누수(Junction Leakage) 특성을 열화 시킴으로써, 반도체 소자의 생산 수율 감소 및 신뢰성을 저하시키는 문제점을 유발시킨다.This field loss problem causes a problem of lowering the electrical characteristics of the semiconductor device, and in particular, deteriorating the junction leakage characteristic, thereby reducing the production yield and reliability of the semiconductor device.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 섀로우 트랜치 분리막에서의 필드 손실(DEVOT)을 억제함으로써 반도체 소자의 신뢰성을 증진시킬 수 있는 섀로우 트랜치 분리막 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems of the prior art, to provide a shallow trench isolation method for improving the reliability of the semiconductor device by suppressing the field loss (DEVOT) in the shallow trench isolation film. There is a purpose.

상기 목적을 달성하기 위하여 본 발명은, 기판 상에 형성되는 다수의 소자간을 전기적으로 분리시키는 섀로우 트랜치 분리막을 형성하는 방법에 있어서, 상기 기판 상에 다수의 트랜치를 형성한 후 전면에 걸쳐 박막의 열산화막을 형성하는 과정; 상기 각 트랜치를 매립하는 형태로 산화막으로 된 다수의 섀로우 트랜치 분리막을 형성하는 과정; 상기 다수의 섀로우 트랜치 분리막이 형성되지 않은 다른 기판 영역에 다수의 게이트 폴리 및 스페이서를 형성하는 과정; 상기 기판의 소정 부분에 불순물을 주입하는 과정; 및 BHF(HF + NH4F + DIW)를 사용하는 전 세정을 수행하여 상부가 노출된 열산화막을 선택적으로 제거함으로써, 상기 다수의 섀로우 트랜치 분리막을 완성하는 과정으로 이루어진 섀로우 트랜치 분리막 형성 방법을 제공한다.In order to achieve the above object, the present invention, in the method for forming a shallow trench isolation film for electrically separating the plurality of devices formed on the substrate, after forming a plurality of trenches on the substrate thin film over the entire surface Forming a thermal oxide film; Forming a plurality of shallow trench isolation layers formed of an oxide film in the form of filling the respective trenches; Forming a plurality of gate poly and spacers in another substrate region in which the plurality of shallow trench isolation layers are not formed; Implanting impurities into a predetermined portion of the substrate; And performing a pre-clean using BHF (HF + NH 4 F + DIW) to selectively remove the thermally exposed thermal oxide film, thereby completing the plurality of shallow trench separation membranes. To provide.

도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 기판 상에 섀로우 트랜치 분리막을 형성하는 주요 공정을 순차적으로 도시한 공정 순서도,1A to 1E are process flow charts sequentially illustrating the main processes of forming a shallow trench isolation layer on a substrate according to a preferred embodiment of the present invention;

도 2는 본 발명에 따라 기판 상에 섀로우 트랜치 분리막을 형성한 결과의 SEM 사진,2 is a SEM photograph of the result of forming the shallow trench isolation film on the substrate according to the present invention,

도 3은 종래 방법에 따라 기판 상에 섀로우 트랜치 분리막을 형성한 단면도,3 is a cross-sectional view of a shallow trench isolation layer formed on a substrate according to a conventional method;

도 4는 종래 방법에 따라 기판 상에 섀로우 트랜치 분리막을 형성한 결과의 SEM 사진.Figure 4 is a SEM photograph of the result of forming a shallow trench separator on a substrate according to a conventional method.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100 : 기판 102 : 트랜치100: substrate 102: trench

104 : 열산화막 106 : 섀로우 트랜치 분리막104: thermal oxide film 106: shallow trench separation membrane

108 : 게이트 폴리 110 : 스페이서108: gate poly 110: spacer

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, 섀로우 트랜치 분리막을 형성한 후 Ti/TiN을 스퍼터링하기 전에 전 세정을 통해 열산화막을 제거할 때 DHF(HF + DIW)를 사용하는 전술한 종래 방법과는 달리, BHF(HF + NH4F + DIW)를 사용하여 전 세정을 수행하며, 특히 전 세정 조건에서 HF를 5%이하로 하고 NH4F의 비율을 35 - 45%로 한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is that, unlike the aforementioned conventional method of using DHF (HF + DIW) when removing the thermal oxide film through pre-cleaning after forming the shallow trench separator and before sputtering Ti / TiN, Pre-cleaning is carried out using BHF (HF + NH 4 F + DIW), especially under pre-cleaning conditions, in which HF is less than 5% and the ratio of NH 4 F is 35-45%. The object of the present invention can be easily achieved.

도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 기판 상에 섀로우 트랜치 분리막을 형성하는 주요 공정을 순차적으로 도시한 공정 순서도이다.1A to 1E are process flowcharts sequentially illustrating a main process of forming a shallow trench separator on a substrate according to a preferred embodiment of the present invention.

도 1a를 참조하면, 식각 마스크를 이용하는 식각 공정을 수행하여 기판(100) 상에 섀로우 트랜치 분리막을 형성할 트랜치(102)를 형성한다.Referring to FIG. 1A, a trench 102 for forming a shallow trench isolation layer on a substrate 100 is formed by performing an etching process using an etching mask.

다음에, 퍼니스를 통해 열처리 공정을 수행함으로써, 기판(100)의 전면에 걸쳐 박막의 열산화막(104)을 형성하고, 다시 증착 공정을 수행함으로써, 일 예로서 도 1b에 도시된 바와 같이, 트랜치(102) 내부를 완전히 매립하는 형태로 TEOS 등의 산화막 물질(106a)을 형성한다.Next, by performing a heat treatment process through the furnace, thereby forming a thin thermal oxide film 104 over the entire surface of the substrate 100, and again performing a deposition process, as an example, as shown in Figure 1b, trench (102) An oxide film material 106a such as TEOS is formed in such a manner as to completely fill the inside.

이어서, CMP 공정을 수행하여 산화막 물질(106a)의 일부를 제거(예를 들어, 도 1b의 점선 라인 부분까지 제거)함으로써 산화막 물질(106a)의 상부를 평탄화한 후 식각 공정을 통해 산화막 물질(106a)의 일부를 제거(즉, 트랜치가 형성되지 않은 부분에 있는 산화막을 제거)하여 열산화막(104)의 상부 일부를 노출시킴으로써, 일 예로서 도 1c에 도시된 바와 같이, 섀로우 트랜치 분리막(106)을 형성한다.Subsequently, the CMP process is performed to remove a portion of the oxide material 106a (for example, to the dotted line portion of FIG. 1B) to planarize the upper portion of the oxide material 106a and then etch the oxide material 106a through an etching process. ) By exposing a portion of the top of the thermal oxide film 104 by removing a portion (ie, removing the oxide film in the portion where no trench is formed), as an example, as shown in FIG. ).

다시 도 1d를 참조하면, 섀로우 트랜치 분리막(106)이 형성된 기판(100)의 전면에 게이트 폴리 물질을 형성한 후 임의의 패턴으로 패터닝하여 섀로우 트랜치 분리막(106)이 형성되지 않은 영역의 일부에 게이트 폴리(108)를 형성하고, 다시 게이트 폴리(108)의 측면에 스페이서(110)를 형성한다.Referring back to FIG. 1D, a gate poly material is formed on the entire surface of the substrate 100 on which the shallow trench isolation layer 106 is formed, and then patterned in an arbitrary pattern to form a portion of the region where the shallow trench isolation layer 106 is not formed. The gate poly 108 is formed on the spacer poly, and the spacer 110 is formed on the side of the gate poly 108.

이어서, 이온 주입 공정을 통해 불순물(As)을 주입한 후, Ti/TiN을 스퍼터링하기 전에, 섀로우 트랜치 분리막(106)과 게이트 폴리(108) 및 스페이서(110) 이외의 영역에 있는 열산화막(104)을 제거하기 위한 공정은 수행하는데, 이때 본 발명에서는, BHF(HF + NH4F + DIW)를 사용하는 전술한 종래 방법과는 달리, BHF(HF + NH4F + DIW)를 사용한다.Subsequently, after implanting the impurities (As) through the ion implantation process, and before sputtering Ti / TiN, the thermal oxide film in the region other than the shallow trench isolation layer 106, the gate poly 108, and the spacer 110 ( 104) is carried out, wherein in the present invention, BHF (HF + NH 4 F + DIW) is used, unlike the above-described conventional method using BHF (HF + NH 4 F + DIW). .

즉, 상온의 온도 조건에서 800 - 1200의 RPM과 0.5 - 0.9Mpa의 압력으로 전 세정 공정을 수행하여 열산화막(104)의 일부를 선택적으로 제거하며, 이후에 O3가스로 대략 30초 정도 처리함으로써, 일 예로서 도 1e에 도시된 바와 같이, 섀로우 트랜치 분리막(106)을 완성한다. 여기에서, O3가스 처리를 하는 것은 워터 마크(WATER MARK)가 발생하는 것을 방지하기 위해서이다.That is, by performing a pre-cleaning process at 800-1200 RPM and a pressure of 0.5-0.9Mpa at room temperature, a portion of the thermal oxide film 104 is selectively removed, and then treated with O 3 gas for about 30 seconds. As a result, as shown in FIG. 1E, the shallow trench isolation layer 106 is completed. Here, the O 3 gas treatment is performed to prevent the occurrence of a water mark.

이때, 본 발명에서 사용하는 BHF(HF + NH4F)는 열산화막(104)과 섀로우 트랜치 분리막(106)의 성분인 산화막간의 식각율이 대략 1:1.2 정도이기 때문에 섀로우 트랜치 분리막(106)의 상부 모서리 부분에서의 필드 손실(DEVOT) 발생이 억제, 즉 본 발명에 따라 기판 상에 섀로우 트랜치 분리막을 형성한 결과의 SEM 사진을 도시한 도 2에 도시된 바와 같이, 섀로우 트랜치 분리막의 상부 모서리 부분에서 필드 손실(참조부호 B 부분)이 거의 발생하지 않게 된다.In this case, the BHF (HF + NH 4 F) used in the present invention has a shallow trench isolation layer 106 because the etching rate between the thermal oxide layer 104 and the oxide layer component of the shallow trench isolation layer 106 is about 1: 1.2. As shown in FIG. 2, the SEM image of the result of the formation of the shallow trench separator on the substrate is suppressed, that is, the occurrence of field loss (DEVOT) at the upper edge portion of the shallow trench separator. Field losses (part B) rarely occur at the upper edge of the circuit.

이상 설명한 바와 같이 본 발명에 따르면, 섀로우 트랜치 분리막을 형성한 후 Ti/TiN을 스퍼터링하기 전에 전 세정을 통해 열산화막을 제거할 때 DHF(HF + DIW)를 사용하는 전술한 종래 방법과는 달리, 열산화막과 산화막간의 식각율 차이가 미세한 BHF(HF + NH4F + DIW)를 사용해 전 세정을 수행하여, 섀로우 트랜치 분리막의 상부 모서리에서 필드 손실이 발생하는 것을 억제함으로써, 필드 손실로 인해 반도체 소자의 전기적 특성과 접합 누수(Junction Leakage) 특성이 저하되는 것을 효과적으로 방지할 수 있다.As described above, according to the present invention, unlike the above-described conventional method of using DHF (HF + DIW) when removing the thermal oxide film through pre-cleaning after forming the shallow trench separator and before sputtering Ti / TiN. Pre-clean using BHF (HF + NH 4 F + DIW), which has a small difference in etch rate between the thermal oxide and the oxide, to prevent field loss from occurring at the top edge of the shallow trench separator, The deterioration of the electrical characteristics and junction leakage characteristics of the semiconductor device can be effectively prevented.

Claims (5)

기판 상에 형성되는 다수의 소자간을 전기적으로 분리시키는 섀로우 트랜치 분리막을 형성하는 방법에 있어서,In the method of forming a shallow trench isolation film electrically separating the plurality of devices formed on the substrate, 상기 기판 상에 다수의 트랜치를 형성한 후 전면에 걸쳐 박막의 열산화막을 형성하는 과정;Forming a plurality of trenches on the substrate and then forming a thin thermal oxide film over the entire surface; 상기 각 트랜치를 매립하는 형태로 산화막으로 된 다수의 섀로우 트랜치 분리막을 형성하는 과정;Forming a plurality of shallow trench isolation layers formed of an oxide film in the form of filling the respective trenches; 상기 다수의 섀로우 트랜치 분리막이 형성되지 않은 다른 기판 영역에 다수의 게이트 폴리 및 스페이서를 형성하는 과정;Forming a plurality of gate poly and spacers in another substrate region in which the plurality of shallow trench isolation layers are not formed; 상기 기판의 소정 부분에 불순물을 주입하는 과정; 및Implanting impurities into a predetermined portion of the substrate; And BHF(HF + NH4F + DIW)를 사용하는 전 세정을 수행하여 상부가 노출된 열산화막을 선택적으로 제거함으로써, 상기 다수의 섀로우 트랜치 분리막을 완성하는 과정으로 이루어진 섀로우 트랜치 분리막 형성 방법.Forming a plurality of shallow trench separation membranes by performing pre-cleaning using BHF (HF + NH 4 F + DIW) to selectively remove the thermal oxide layer having the upper portion exposed thereto. 제 1 항에 있어서, 상기 방법은, 상기 전 세정 후에 소정 시간 동안 O3가스로 처리하는 과정을 더 포함하는 것을 특징으로 하는 섀로우 트랜치 분리막 형성 방법.The method of claim 1, wherein the method further comprises a step of treating with O 3 gas for a predetermined time after the pre-cleaning. 제 1 항 또는 제 2 항에 있어서, 상기 HF는, 5% 이하의 비율로 함유되는 것을 특징으로 하는 섀로우 트랜치 분리막 형성 방법.The method of claim 1, wherein the HF is contained at a rate of 5% or less. 제 1 항 또는 제 2 항에 있어서, 상기 NH4F는, 35 - 45%의 비율로 함유되는 것을 특징으로 하는 섀로우 트랜치 분리막 형성 방법.The method of claim 1, wherein the NH 4 F is contained at a rate of 35 to 45%. 제 1 항 또는 제 2 항에 있어서, 상기 전 세정은, 상온, 800 - 1200rpm, 0.5 - 0.9Mpa의 조건 하에서 수행되는 것을 것을 특징으로 하는 섀로우 트랜치 분리막 형성 방법.3. The method of claim 1, wherein the pre-cleaning is performed at room temperature, 800-1200 rpm, 0.5-0.9 Mpa.
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