KR100413470B1 - Stabilizing Apparatus of Phase Lock Loop Filter in Sampling Apparatus - Google Patents
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Abstract
본 발명은 아날로그 신호를 양자화하는 과정에서 아날로그 신호의 해상도 변화에 따른 PLL(Phase Look Loop; 위상 고정 루프) 필터의 열화를 방지하도록 한 양자화 장치의 PLL 필터 안정화 장치에 관한 것으로, 아날로그 신호 및 수평/수직 동기신호를 입력받아 이를 양자화하기 위한 양자화 장치에 있어서, 상기 아날로그 신호 및 수평 동기신호를 양자화하고, 해당 클럭 신호를 발생하여 상기 수평 동기신호와 클럭신호간의 위상차를 검출하는 양자화부, 상기 검출된 수평 동기신호와 클럭신호간의 위상차를 전류 또는 전압 형태로 축적하는 PLL 필터, 상기 축적된 전류 또는 전압을 제거하기 위한 PLL 보호부, 상기 수직 동기신호로부터 상기 아날로그 신호의 해상도를 감지하고 감지된 해상도에 따라 해당 클럭 신호를 발생하도록 상기 양자화부를 제어하고, 상기 아날로그 신호의 해상도 변환시 상기 PLL 필터에 축적된 전류 또는 전압을 제거하도록 상기 PLL 보호부를 제어하는 제어부를 포함하여 구성되므로 외부 PC 입력신호의 해상도 변화에 따른 과도기적 상태에서 PLL 필터 내부의 축적 전류 또는 전압을 제거하여 PLL 필터의 열화를 방지함으로서 시스템 안정성 및 제품 신뢰성을 향상시킬 수 있다.The present invention relates to a PLL filter stabilization device of a quantization device to prevent degradation of a phase look loop (PLL) filter due to a change in resolution of an analog signal during quantization of an analog signal. A quantization apparatus for receiving a vertical synchronization signal and quantizing the same, wherein the quantization unit quantizes the analog signal and the horizontal synchronization signal and generates a corresponding clock signal to detect a phase difference between the horizontal synchronization signal and the clock signal. A PLL filter for accumulating a phase difference between a horizontal synchronizing signal and a clock signal in the form of current or voltage, a PLL protection unit for removing the accumulated current or voltage, and detecting the resolution of the analog signal from the vertical synchronizing signal and Control the quantization unit to generate a corresponding clock signal according to It includes a control unit for controlling the PLL protection unit to remove the current or voltage accumulated in the PLL filter when the resolution of the analog signal is converted, so that the accumulated current or voltage inside the PLL filter in the transient state according to the change in the resolution of the external PC input signal This prevents degradation of the PLL filter, improving system stability and product reliability.
Description
본 발명은 디스플레이 수단의 양자화 장치에 관한 것으로, 특히 양자화 장치의 PLL 필터 안정화 장치에 관한 것이다.The present invention relates to a quantization device of display means, and more particularly to a PLL filter stabilization device of a quantization device.
일반적으로, PC(Personal Computer)와 같은 외부 신호 입력장치는 640*480,800*600, 1024*768 등의 다양한 해상도를 가지는 신호를 출력한다.In general, an external signal input device such as a personal computer (PC) outputs signals having various resolutions such as 640 * 480, 800 * 600, and 1024 * 768.
이러한, PC 신호를 입력받는 디스플레이 수단은 PC 신호의 해상도 변화를 감지하고 입력된 신호의 해상도에 대응하여 디스플레이 한다.The display means for receiving the PC signal detects a change in resolution of the PC signal and displays the corresponding signal resolution.
이때, CRT(Cathode Ray Tube)와 같은 아날로그 디스플레이 장치는 입력 신호의 해상도 판단이 디스플레이 과정에 큰 영향을 주지 않는 반면, LCD(Liquid Crystal Display)와 같은 디지털 디스플레이 장치는 정확한 해상도 판단이 중요하다.In this case, in the analog display device such as a cathode ray tube (CRT), the determination of the resolution of the input signal does not significantly affect the display process, while in the digital display device such as a liquid crystal display (LCD), accurate resolution determination is important.
상기 디지털 디스플레이 장치의 정확한 해상도 판단을 위해 아날로그 입력 신호를 양자화하기 위한 종래 기술에 따른 양자화 장치를 설명하면 다음과 같다.A quantization apparatus according to the prior art for quantizing an analog input signal for accurate resolution determination of the digital display device will be described below.
도 1에 도시한 바와 같이, 종래 기술에 따른 양자화 장치는 외부로부터 아날로그 신호(Analog Data) 및 수평/수직 동기신호(H-Sync, V-Sync)를 입력받아 이를 양자화하기 위한 양자화 장치에 있어서, 상기 아날로그 신호 및 수평 동기신호를 양자화하고, 해당 클럭 신호를 발생하여 상기 수평 동기신호와 클럭신호간의 위상차를 검출하는 양자화부(1)와, 상기 검출된 수평 동기신호와 클럭신호간의 위상차를 전류 또는 전압 형태로 축적하는 PLL 필터(2)와, 상기 수직 동기신호로부터 상기 아날로그 신호의 해상도를 감지하고 감지된 해상도에 따라 해당 클럭 신호를 발생하도록 상기 양자화부(2)를 제어하는 제어부(3)를 포함하여 구성된다.As shown in FIG. 1, a quantization apparatus according to the prior art receives an analog signal (Analog Data) and a horizontal / vertical synchronization signal (H-Sync, V-Sync) from an external device and quantizes the same. The quantization unit 1 quantizes the analog signal and the horizontal synchronizing signal, generates a corresponding clock signal, and detects a phase difference between the horizontal synchronizing signal and the clock signal, and sets a current difference between the detected horizontal synchronizing signal and the clock signal. A PLL filter 2 which accumulates in the form of a voltage, and a controller 3 which detects the resolution of the analog signal from the vertical synchronization signal and controls the quantization unit 2 to generate a corresponding clock signal according to the detected resolution. It is configured to include.
상기와 같이 구성된 종래 기술에 따른 양자화 장치의 동작을 설명하면, 먼저 외부에서 입력된 아날로그 신호는 상기 양자화부(1)를 통해 양자화 과정을 거쳐 디지털 신호로 출력된다.Referring to the operation of the quantization apparatus according to the prior art configured as described above, the externally input analog signal is first output as a digital signal through the quantization unit through the quantization unit (1).
또한, 상기 양자화부(1)는 수평 동기신호를 입력받아 이를 양자화 한 후 출력하고 상기 수평 동기신호에 입력에 따라 상기 제어부(3)의 제어를 통해 해당 클럭(Clock) 신호를 발생한다.In addition, the quantization unit 1 receives a horizontal synchronization signal and quantizes it and outputs the horizontal synchronization signal, and generates a corresponding clock signal through control of the controller 3 according to the input of the horizontal synchronization signal.
그리고, 상기 제어부(3)는 외부에서 수직 동기신호를 직접 입력받아 상기 아날로그 신호의 해상도를 판단하거나 수평/수직 동기신호를 모두 직접 입력받아 수평/수직 동기신호의 주기(Cycle) 및 수평 동기신호의 폭(Width) 측정을 통해 해상도를 판단하다.The controller 3 directly receives an external vertical synchronization signal to determine the resolution of the analog signal or directly receives both a horizontal and a vertical synchronization signal to determine a cycle of the horizontal and vertical synchronization signals and a horizontal synchronization signal. The resolution is determined by measuring the width.
상기 제어부(3)는 상기 아날로그 신호의 해상도 판단에 따라 해당 클럭 신호를 발생할 수 있도록 상기 양자화부(1)에 제어신호를 출력하고, 상기 양자화부(1)는 각 해상도에 맞게 발생된 클럭 신호와 상기 수평 동기신호를 비교하여 그 위상차를 검출한다.The control unit 3 outputs a control signal to the quantization unit 1 so as to generate a corresponding clock signal according to the resolution of the analog signal, and the quantization unit 1 is connected to a clock signal generated for each resolution. The phase synchronization is detected by comparing the horizontal synchronization signals.
상기 검출된 수평 동기신호와 클럭 신호간의 위상차는 상기 PLL 필터(2)로 출력되어 상기 위상차에 상응하는 전류 또는 전압 치로 축적된다.The phase difference between the detected horizontal synchronization signal and the clock signal is output to the PLL filter 2 and accumulated at a current or voltage value corresponding to the phase difference.
이때, 상기 PLL 필터(2)는 전원 공급 유무에 따라 액티브(Active) 필터와 파시브(Passive) 필터로 구분된다.In this case, the PLL filter 2 is classified into an active filter and a passive filter according to whether power is supplied.
예를 들어, 도 1 및 도 2 (A)에 도시된 PLL 필터(2)가 파시브 필터의 한 실시예이며, 도 2 (B)에 도시된 PLL 필터(2)가 전원이 공급되는 액티브 필터의 실시예이다.For example, the PLL filter 2 shown in Figs. 1 and 2A is one embodiment of a passive filter, and the PLL filter 2 shown in Fig. 2B is an active filter to which power is supplied. Example.
그리고, 상기 양자화부(1)는 도 3에 도시한 바와 같이 상기 수평 동기신호와 클럭 신호간의 위상차가 0(Zero)이 될 때까지 자체적으로 상기 발생된 클럭 신호의위상을 변화시킨다.As shown in FIG. 3, the quantization unit 1 changes the phase of the generated clock signal by itself until the phase difference between the horizontal synchronization signal and the clock signal becomes zero.
상기 PLL 필터(2)에 축적된 전류 또는 전압은 PLL의 기 설정된 고정 범위내에서 저장되며 저장된 전류 또는 전압은 소정 시간 후 소멸(방전)되게 된다.The current or voltage accumulated in the PLL filter 2 is stored within a predetermined fixed range of the PLL, and the stored current or voltage is extinguished (discharged) after a predetermined time.
그러나, 상술한 종래 기술에 따른 양자화 장치는 외부에서 입력되는 해상도 모드가 다양하고 사용자로부터 단시간 내의 잦은 해상도 변화가 가능하므로 잦은 해상도 변화에 따른 과도기 상태에 이르게 된다.However, the above-described quantization apparatus according to the prior art has a variety of resolution modes input from the outside and can be frequently changed in resolution within a short time from the user, thus leading to a transition state due to frequent resolution changes.
이러한 과도기 상태는 아날로그 신호를 디지털 신호로 변환하는 양자화 장치의 PLL 필터에 직접적인 영향을 주어 수평 동기신호와 클럭 신호간의 위상차에 상응하는 전류 또는 전압 축적이 기 설정된 고정 범위를 벗어나 PLL 필터의 성능 열화를 초래하였다.This transient state directly affects the PLL filter of the quantization device that converts the analog signal into the digital signal, and thus, the current or voltage accumulation corresponding to the phase difference between the horizontal synchronization signal and the clock signal is beyond the preset fixed range, thereby preventing the performance of the PLL filter. Caused.
따라서, 본 발명은 상술한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 아날로그 신호를 양자화하는 과정에서 아날로그 신호의 해상도 변화에 따른 PLL(Phase Look Loop; 위상 고정 루프) 필터의 열화를 방지하도록 한 양자화 장치의 PLL 필터 안정화 장치를 제공하는데 있다.Accordingly, the present invention has been made to solve the above-described problems of the prior art, an object of the present invention is to provide a PLL (Phase Look Loop) filter according to the resolution change of the analog signal in the process of quantizing the analog signal. It is to provide a PLL filter stabilization device of a quantization device to prevent degradation.
도 1은 종래 기술에 따른 양자화 장치의 구성을 나타낸 블록도1 is a block diagram showing the configuration of a quantization device according to the prior art
도 2는 PLL 필터 구성의 다른 실시예를 나타낸 도면2 illustrates another embodiment of a PLL filter configuration.
도 3은 수평 동기신호 및 클럭 파형을 나타낸 도면3 is a diagram illustrating a horizontal synchronizing signal and a clock waveform;
도 4는 본 발명에 따른 양자화 장치의 PLL 안정화 장치를 나타낸 구성 블록도4 is a block diagram illustrating a PLL stabilization apparatus of a quantization apparatus according to the present invention.
도 5는 PLL 필터 및 PLL 보호부 구성의 다른 실시예를 나타낸 도면5 is a view showing another embodiment of the configuration of the PLL filter and PLL protection unit
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
10: 양자화부 20: PLL 필터10: quantization unit 20: PLL filter
30: PLL 보호부 40: 제어부30: PLL protection part 40: control part
이와 같은 목적을 달성하기 위한 본 발명에 따른 양자화 장치의 PLL 필터 안정화 장치는 아날로그 신호 및 수평/수직 동기신호를 입력받아 이를 양자화하기 위한 양자화 장치에 있어서, 상기 아날로그 신호 및 수평 동기신호를 양자화하고, 해당 클럭 신호를 발생하여 상기 수평 동기신호와 클럭신호간의 위상차를 검출하는양자화부, 상기 검출된 수평 동기신호와 클럭신호간의 위상차를 전류 또는 전압 형태로 축적하는 PLL 필터, 상기 축적된 전류 또는 전압을 제거하기 위한 PLL 보호부, 상기 수직 동기신호로부터 상기 아날로그 신호의 해상도를 감지하고 감지된 해상도에 따라 해당 클럭 신호를 발생하도록 상기 양자화부를 제어하고, 상기 아날로그 신호의 해상도 변환시 상기 PLL 필터에 축적된 전류 또는 전압을 제거하도록 상기 PLL 보호부를 제어하는 제어부를 포함하여 구성되는데 그 특징이 있다.The PLL filter stabilization apparatus of the quantization apparatus according to the present invention for achieving the above object is a quantization apparatus for receiving and quantizing the analog signal and the horizontal / vertical synchronization signal, quantizing the analog signal and the horizontal synchronization signal, A quantization unit for generating a clock signal to detect a phase difference between the horizontal synchronization signal and a clock signal, a PLL filter for accumulating a phase difference between the detected horizontal synchronization signal and a clock signal in the form of current or voltage, and storing the accumulated current or voltage. PLL protection unit for removing, detects the resolution of the analog signal from the vertical synchronization signal and controls the quantization unit to generate a corresponding clock signal according to the detected resolution, the current accumulated in the PLL filter when the resolution of the analog signal is converted Or control the PLL protection to remove voltage. It is configured to include a control unit.
이하, 첨부된 도면을 참조하여 본 발명에 따른 양자화 장치의 PLL 필터 안정화 장치를 설명하면 다음과 같다.Hereinafter, a PLL filter stabilization apparatus of a quantization apparatus according to the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명에 따른 PLL 필터 안정화 장치의 구성 블록도이다.4 is a block diagram illustrating a configuration of a PLL filter stabilization apparatus according to the present invention.
도시한 바와 같이, 본 발명에 따른 양자화 장치의 PLL 필터 안정화 장치는 아날로그 신호 및 수평/수직 동기신호를 입력받아 이를 양자화하기 위한 양자화 장치에 있어서, 상기 아날로그 신호 및 수평 동기신호를 양자화하고, 해당 클럭 신호를 발생하여 상기 수평 동기신호와 클럭신호간의 위상차를 검출하는 양자화부(10), 상기 검출된 수평 동기신호와 클럭신호간의 위상차를 전류 또는 전압 형태로 축적하는 PLL 필터(20), 상기 축적된 전류 또는 전압을 제거하기 위한 PLL 보호부(30), 상기 수직 동기신호로부터 상기 아날로그 신호의 해상도를 감지하고 감지된 해상도에 따라 해당 클럭 신호를 발생하도록 상기 양자화부(10)를 제어하고, 상기 아날로그 신호의 해상도 변환시 상기 PLL 필터(20)에 축적된 전류 또는 전압을 제거하도록 상기 PLL 보호부(30)를 제어하는 제어부(40)를 포함하여 구성된다.As shown, the PLL filter stabilization apparatus of the quantization apparatus according to the present invention is a quantization apparatus for receiving and quantizing an analog signal and a horizontal / vertical synchronization signal, quantizing the analog signal and the horizontal synchronization signal, the clock A quantization unit 10 for generating a signal to detect a phase difference between the horizontal synchronization signal and a clock signal, a PLL filter 20 for accumulating the phase difference between the detected horizontal synchronization signal and a clock signal in the form of a current or a voltage; PLL protection unit 30 for removing current or voltage, and detects the resolution of the analog signal from the vertical synchronization signal and controls the quantization unit 10 to generate a corresponding clock signal according to the detected resolution, the analog The PLL protection unit 30 is controlled to remove current or voltage accumulated in the PLL filter 20 when the resolution of the signal is converted. The control unit 40 is configured to include.
본 발명은, 종래 기술 구성과 유사하나 상기 아날로그 신호의 해상도 변환시상기 PLL 필터(20)에 축적된 전류 또는 전압을 소멸하기 위해 상기 PLL 필터(20)에 PLL 보호부(30)를 연결 구성함이 종래 기술과 크게 상이하다.The present invention is similar to the prior art configuration, but the PLL protection unit 30 is connected to the PLL filter 20 to dissipate the current or voltage accumulated in the PLL filter 20 when the resolution of the analog signal is converted. It is greatly different from the prior art.
이때, 상기 PLL 보호부(30)는 상기 PLL 필터(20)에 연결되는 2 접점 스위칭 소자로, 제 1 접점이 플로팅(Floating)되거나 소정 전압(Vcc)을 인가 받고 제 2 접점이 접지되어 구성된다. 그리고, 상기 PLL 필터(20)에 축적된 전류 또는 전압 소멸이 비교적 단시간에 이루어질 수 있도록 상기 PLL 보호부(30)의 내부 저항은 작으면 작을수록 좋으며 이상적으로 저항이 거의 없는 스위칭 소자를 이용하는 것이 바람직하다.In this case, the PLL protection unit 30 is a two-contact switching device connected to the PLL filter 20, and the first contact is floating or a predetermined voltage Vcc is applied and the second contact is grounded. . In addition, the smaller the internal resistance of the PLL protection unit 30 is, the better the resistance of the PLL protection unit 30 can be achieved in a relatively short time. Do.
상기와 같이 구성된 본 발명에 따른 양자화 장치의 PLL 필터 안정화 장치 동작을 살펴보면 다음과 같다.Referring to the operation of the PLL filter stabilization device of the quantization device according to the present invention configured as described above are as follows.
먼저, 종래에 상술한 바와 같이 상기 양자화부(10)는 외부에서 입력되는 아날로그 신호를 양자화 과정을 통해 디지털 아날로그 신호로 출력하고 상기 제어부(40)의 제어신호에 따라 상기 아날로그 신호의 해상도에 맞는 클럭 신호를 발생한다.First, as described above, the quantization unit 10 outputs an analog signal input from the outside as a digital analog signal through a quantization process and according to the control signal of the control unit 40, the clock corresponding to the resolution of the analog signal. Generate a signal.
그리고, 상기 양자화부(10)를 거쳐 상기 해상도에 따른 클럭 신호와 수평 동기신호간의 위상차를 검출하고 검출된 위상차는 상기 PLL 필터(20)에 전류 또는 전압 형태로 저장 즉, 축적된다.The phase difference between the clock signal and the horizontal synchronization signal according to the resolution is detected through the quantization unit 10, and the detected phase difference is stored or stored in the PLL filter 20 in the form of current or voltage.
상기 수평 동기신호와 클럭 신호간의 위상차가 0이 될 때까지 상기 양자화부(10) 자체적으로 상기 클럭 신호의 위상을 변화시킨다.The quantization unit 10 itself changes the phase of the clock signal until the phase difference between the horizontal synchronization signal and the clock signal becomes zero.
상기 PLL 필터(20)는 상기 양자화부(10)에서 출력된 위상차의 축적 및 방전을 지속하게 된다.The PLL filter 20 continues to accumulate and discharge the phase difference output from the quantization unit 10.
이때, 상기 제어부(40)는 외부에서 직접 입력된 수평 동기신호 또는 수직 동기신호의 주기 및 수평 동기신호의 폭으로부터 상기 아날로그 신호의 해상도를 감지하고 감지된 아날로그 신호의 해상도가 변화할 경우 상기 양자화부(10)를 제어하여 해당 클럭 신호를 발생하도록 한다.In this case, the controller 40 detects the resolution of the analog signal from the period of the horizontal sync signal or the vertical sync signal directly input from the outside and the width of the horizontal sync signal, and when the resolution of the sensed analog signal changes, the quantizer Control 10 to generate the corresponding clock signal.
그리고, 상기 PLL 보호부(30)를 제어하여 접지 상태의 제 2 접점으로 스위칭함으로서 상기 PLL 필터(20)에 축적된 전류 또는 전압을 소멸시킨다.Then, the PLL protection unit 30 is controlled to switch to the second contact in the ground state, thereby extinguishing the current or voltage accumulated in the PLL filter 20.
다시 말해, 상기 PLL 보호부(30)는 정상시 플로팅(Floating) 상태의 제 1 접점으로 스위칭 되어 있다가 상기 제어부(40)의 제어신호 즉, 상기 아날로그 신호의 해상도가 변할 경우 상기 제 2 접점으로 스위칭 동작을 수행한다.In other words, the PLL protection unit 30 is switched to the first contact point in the floating state in the normal state, and then to the second contact point when the resolution of the control signal of the control unit 40, that is, the analog signal, changes. Perform a switching operation.
이때, 상기 PLL 보호부(30)는 도 5 (A) 및 (B)에 도시한 바와 같이 상기 PLL 필터(20)의 구성에 따라 다양하게 구성될 수 있다.In this case, the PLL protection unit 30 may be configured in various ways according to the configuration of the PLL filter 20, as shown in Figure 5 (A) and (B).
이어서, 변화한 해상도에 따라 상술한 바와 같이 해당 클럭 신호와 수평 동기신호간의 위상차 검출 및 그에 따른 위상차 저장 과정을 반복한다.Subsequently, as described above, the phase difference detection between the clock signal and the horizontal synchronization signal and the phase difference storage process are repeated according to the changed resolution.
따라서, 본 발명은 외부에서 입력되는 신호의 해상도 모드 변화시 PLL 필터(20)에 축적된 전류 또는 전압을 제거하여 해상도의 빈번한 변화로 인한 PLL 필터(20)의 성능 열화를 방지한다.Accordingly, the present invention prevents performance degradation of the PLL filter 20 due to frequent changes in resolution by removing current or voltage accumulated in the PLL filter 20 when the resolution mode of the signal input from the outside is changed.
이상에서 설명한 바와 같이 본 발명에 따른 양자화 장치의 PLL 필터 안정화 장치는 외부 입력신호의 잦은 해상도 변화에 따른 과도기적 상태에서 PLL 필터 내부의 축적 전류 또는 전압을 제거하여 PLL 필터의 열화를 방지함으로서 시스템 안정성 및 제품 신뢰성을 향상시킬 수 있는 효과가 있다.As described above, the PLL filter stabilization device of the quantization device according to the present invention prevents deterioration of the PLL filter by removing accumulated current or voltage inside the PLL filter in a transient state caused by frequent resolution change of an external input signal. It has the effect of improving product reliability.
이상에서 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
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2002
- 2002-04-08 KR KR10-2002-0018988A patent/KR100413470B1/en not_active IP Right Cessation
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030080393A (en) | 2003-10-17 |
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