KR100413421B1 - Method for dual Interleaving - Google Patents
Method for dual Interleaving Download PDFInfo
- Publication number
- KR100413421B1 KR100413421B1 KR10-1999-0043514A KR19990043514A KR100413421B1 KR 100413421 B1 KR100413421 B1 KR 100413421B1 KR 19990043514 A KR19990043514 A KR 19990043514A KR 100413421 B1 KR100413421 B1 KR 100413421B1
- Authority
- KR
- South Korea
- Prior art keywords
- memory area
- memory
- input
- symbols
- read
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/276—Interleaving address generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
본 발명은 통신 시스템에 구비되는 인터리버(Interleaver)에 관한 것으로, 특히 데이터들을 쓰기 주소와 읽기 주소를 각각 조정하여 단일 메모리를 통해 정렬하는데 적당하도록 한 이중 인터리빙 방법에 관한 것이다. 이와 같은 본 발명에 따른 이중 인터리빙 방법은 다수의 사용자로부터 전송된 데이터들을 인터리빙 쓰기 주소에 따라 메모리에 입력하는 단계와, 상기 메모리의 순차적인 읽기 주소에 따라 상기 입력된 데이터들을 정렬하여 출력하는 단계로 이루어지므로써 시스템 부하가 줄어들고 데이터 전송 속도가 증가하는 효과가 있다.The present invention relates to an interleaver provided in a communication system. More particularly, the present invention relates to a dual interleaving method in which data is appropriately aligned through a single memory by adjusting a write address and a read address. The dual interleaving method according to the present invention comprises the steps of inputting data transmitted from a plurality of users into a memory according to an interleaving write address, and sorting and outputting the input data according to a sequential read address of the memory. This reduces the system load and increases the data transfer rate.
Description
본 발명은 통신 시스템에 구비되는 인터리버(Interleaver)에 관한 것으로, 특히 입력되는 데이터들을 쓰기 주소와 읽기 주소를 각각 조정하여 단일 메모리를 통해 정렬하는데 적당하도록 한 이중 인터리빙 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interleaver provided in a communication system, and more particularly, to a dual interleaving method in which input data is appropriately aligned through a single memory by adjusting a write address and a read address.
일반적으로 무선 채널은 페이딩(Fading) 특성으로 인하여 집중적인 에러(Burst error)가 발생할 확률이 높다. 또한, 무선 채널에서는 수신측의 에러복구능력 이상으로 버스트 에러가 발생할 수 있어 송신측의 채널 코딩만으로는 일정 품질의 데이터를 전송할 수 없게 된다.In general, a wireless channel has a high probability of burst error due to fading characteristics. In addition, in the wireless channel, a burst error may occur beyond the error recovery capability of the receiving side, and thus data of a certain quality cannot be transmitted only by channel coding of the transmitting side.
따라서, 통신 시스템에서는 이러한 무선 채널의 특성을 고려하여 버스트 에러를 분산시킴으로써 채널 코딩의 효과가 나타날 수 있도록 하는 인터리빙 기술을 사용하고 있다.Therefore, the communication system uses an interleaving technique in which the effects of channel coding can be obtained by distributing burst errors in consideration of the characteristics of the radio channel.
도 1은 종래 이동 통신 시스템의 상향 링크에 있어서 신호 흐름 절차를 나타낸 블록 구성도이다.1 is a block diagram illustrating a signal flow procedure in the uplink of a conventional mobile communication system.
도 1을 참조하면, 다수의 사용자로부터 다양한 전송율로 입력되는 데이터들을 채널 코딩하는 채널 코딩부(100)와, 채널 코딩부(100)로부터 출력되는 데이터들의 전송율을 일정 전송율로 통일하는 심볼 반복기(101)와, 버스트(Burst) 에러를 방지하기 위해 심볼 반복기(101)로부터 출력된 심볼들을 정렬하는 인터리버(102)와, 인터리버(102)로부터 출력되는 심볼들을 확산 및 변조하는 왈시 PN 확산부(103)로 구성된다.Referring to FIG. 1, a channel coding unit 100 for channel coding data input at various transmission rates from a plurality of users and a symbol repeater 101 for unifying transmission rates of data output from the channel coding unit 100 at a predetermined transmission rate. ), An interleaver 102 that aligns the symbols output from the symbol repeater 101 to prevent burst errors, and a Walsh PN spreader 103 that spreads and modulates the symbols output from the interleaver 102. It consists of.
도 2a 내지 도 2b는 도 1에 보인 인터리버의 동작을 설명하기 위한 도면이다.2A and 2B are diagrams for describing an operation of the interleaver shown in FIG. 1.
도 2a를 참조하면, 종래 인터리버는 채널 코딩되어 전송된 입력 심볼들을 메모리 쓰기 주소 발생기(미도시)로부터 발생되는 메모리 쓰기 주소에 따라 메모리(200)에 순서대로 입력하고, 메모리(200)에 저장된 출력 심볼의 출력시에는 인터리빙 알고리즘에 의해 메모리 읽기 주소 발생기(미도시)로부터 발생되는 메모리 읽기 주소에 따라 출력 심볼을 읽는 방식으로 동작한다.Referring to FIG. 2A, a conventional interleaver sequentially inputs channel coded input symbols into a memory 200 according to a memory write address generated from a memory write address generator (not shown), and outputs the stored symbols in the memory 200. At the time of outputting a symbol, an interleaving algorithm operates to read an output symbol according to a memory read address generated from a memory read address generator (not shown).
예를 들어, IS-95에 있어서 기지국의 통화 채널(Traffic channel)용으로 상용되는 인터리버는 384 개의 크기를 갖으며 그에 따라 인터리빙 알고리즘은 다음과 같다.For example, in the IS-95, an interleaver commonly used for a traffic channel of a base station has a size of 384, and thus the interleaving algorithm is as follows.
먼저, 입력 심볼은 0 ∼ 383 번지까지의 순차적인 메모리 쓰기 주소에 따라 순서대로 입력된다.First, input symbols are input in order according to sequential memory write addresses from 0 to 383 addresses.
그리고, 출력 심볼은 다음 식 1에 의해 발생되는 메모리 읽기 주소에 따라 출력된다.The output symbol is output according to the memory read address generated by Equation 1 below.
식 1에서 i 는 0 ∼ 383이며, [x]는 x보다 크지 않는 최대 정수를 의미하고, BROm(y)는 y의 m 비트 반전을 의미한다.In Equation 1, i is 0 to 383, [x] means a maximum integer not larger than x, and BRO m (y) means m-bit inversion of y.
따라서, i 가 0 이면 메모리 읽기 주소는 0 이고, i 가 1 이면 메모리 읽기 주소는 64, i 가 2 이면 메모리 읽기 주소는 128 로서 발생한다.Therefore, if i is 0, the memory read address is 0. If i is 1, the memory read address is 64. If i is 2, the memory read address is 128.
도 2b를 참조하면, 종래 인터리버는 메모리 쓰기 시간과 메모리 읽기 시간이 서로 상이하거나 또는 입력 심볼들의 수가 증가할 경우를 대비하여 두 개의 메모리를 구성하여 동작한다.Referring to FIG. 2B, the conventional interleaver operates by configuring two memories in case the memory write time and the memory read time are different from each other or the number of input symbols increases.
즉, 인터리버는 쓰기 동작시 제 1 메모리(201)를 이용하면 읽기 동작시에는 제 2 메모리(202)를 이용한다. 마찬가지로 쓰기 동작시 제 2 메모리(201)를 이용하면 읽기 동작시에는 제 1 메모리(202)를 이용한다.That is, the interleaver uses the first memory 201 during the write operation and the second memory 202 during the read operation. Similarly, when the second memory 201 is used during the write operation, the first memory 202 is used during the read operation.
그러나, 이와 같은 종래 인터리버는 적어도 하나 이상의 메모리로 구성되어야만 입/출력 심볼들의 충돌 없이 인터리빙 할 수 있으므로 그에 따라 시스템 부하가 늘어나며 또한 동작 속도에 한계를 가지게 되는 문제점이 있다.However, such a conventional interleaver must be composed of at least one memory so that interleaving can be performed without collision of input / output symbols, thereby increasing system load and limiting the operation speed.
따라서, 본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 단일 메모리를 이용하여 입력 심볼들을 정렬할 수 있는 이중 인터리빙 방법을 제공하기 위한 것이다.Accordingly, an object of the present invention is to provide a dual interleaving method capable of aligning input symbols using a single memory.
이상과 같은 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 이중 인터리빙 방법은 다수의 사용자로부터 전송된 데이터들을 인터리빙 쓰기 주소에 따라 메모리에 입력하는 단계와, 상기 메모리의 순차적인 읽기 주소에 따라 상기 입력된 데이터들을 정렬하여 출력하는 단계로 이루어진다.According to an aspect of the present invention for achieving the above object, the dual interleaving method comprises the steps of inputting data transmitted from a plurality of users to the memory according to the interleaving write address, and according to the sequential read address of the memory And sorting the input data and outputting the sorted data.
바람직하게, 제 1항에 있어서, 상기 입력 단계에서, 상기 인터리빙 쓰기 주소는 6 BRO6(i mod 64) + ([]), i = 0 ∼ 383 에 의해 발생된다.Preferably, in the input step, the interleaving write address is 6 BRO 6 (i mod 64) + ([ ]) and i = 0-383.
도 1은 종래 이동 통신 시스템의 상향 링크에 있어서 신호 흐름 절차를 나타낸 블록 구성도.1 is a block diagram showing a signal flow procedure in the uplink of a conventional mobile communication system.
도 2a 내지 도 2b는 도 1에 보인 인터리버의 동작을 설명하기 위한 도면.2A to 2B are views for explaining the operation of the interleaver shown in FIG.
도 3은 본 발명에 따른 이중 인터리버를 나타낸 도면.3 shows a dual interleaver according to the invention.
도 4는 본 발명의 다른 실시예에 따른 이중 인터리버를 나타낸 도면.4 illustrates a dual interleaver according to another embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
300 : 제 1 메모리 영역 301 : 제 2 메모리 영역300: first memory area 301: second memory area
303 : 공통 메모리 영역303: common memory area
이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.Hereinafter, a configuration and an operation according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.
본 발명에서는 단일 메모리를 이용하여 입력 심볼을 정렬하는 이중 인터리빙 방법을 제안한다.The present invention proposes a dual interleaving method of aligning input symbols using a single memory.
이를 위해 본 발명에서는 메모리 쓰기 주소와 읽기 주소를 새로 발생하며 인터리버의 쓰기 및 읽기 속도에 따라 충돌이 발생하는 심볼들을 별도로 저장하여 처리한다. 이때 본 발명에 따른 메모리 쓰기 주소는 종래 메모리 읽기 주소의 발생 방법을 고려하여 발생하며, 메모리 읽기 주소는 종래 메모리 쓰기 주소와 동일하게 발생한다.To this end, the present invention newly generates a memory write address and a read address, and separately stores and processes symbols in which collision occurs according to the interleaver write and read speeds. In this case, the memory write address according to the present invention is generated in consideration of a method of generating a conventional memory read address, and the memory read address is generated in the same manner as the conventional memory write address.
도 3은 본 발명에 따른 이중 인터리버를 나타낸 도면이다.3 shows a dual interleaver according to the present invention.
도 3을 참조하면, 본 발명에 따른 이중 인터리버는 하나의 메모리를 사용하여 동작한다. 이때, 본 발명에 따른 메모리는 그 기능상 공통 메모리 영역(302)과, 제 1 메모리 영역(300)과 및 제 2 메모리 영역(301)로 구분된다.Referring to FIG. 3, the dual interleaver according to the present invention operates using one memory. In this case, the memory according to the present invention is functionally divided into a common memory area 302, a first memory area 300, and a second memory area 301.
여기서, 제 1 메모리 영역(300)과 제 2 메모리 영역(301)는 인터리버에 데이터를 쓰는 시간 동안에 인터리버로부터 읽어간 출력 심볼의 크기에 해당하는 부분을 저장할 수 있도록 추가된 메모리이다.Here, the first memory area 300 and the second memory area 301 are added memories so as to store a portion corresponding to the size of an output symbol read from the interleaver during the time of writing data to the interleaver.
즉, 종래 인터리버의 동작시 1 개의 입력 심볼을 메모리에 쓰는 시간이 1 ms라고 가정하면 1 개의 출력 심볼을 읽는 시간은 10μs이므로 약 100개 정도의 심볼들이 서로 충돌한다. 이때, 충돌하는 100개의 심볼들을 충돌하지 않는 심볼들과 별도로 저장하기 위해서 기능상 제 1 메모리 영역(300)과 제 2 메모리 영역(301)를 구성한다.That is, assuming that the time to write one input symbol to the memory is 1 ms in the operation of the conventional interleaver, the time to read one output symbol is 10 μs, so about 100 symbols collide with each other. In this case, the first memory area 300 and the second memory area 301 are functionally configured to separately store 100 colliding symbols from non-colliding symbols.
여기서, 공통 메모리 영역(302)는 입력 심볼의 쓰기와 읽기시 서로 충돌이 나지 않는 부분을 저장하기 위해 구성된다.In this case, the common memory area 302 is configured to store a portion that does not collide with each other when writing and reading input symbols.
이와 같은 제 1 메모리 영역(300), 제 2 메모리 영역(301) 및 공통 메모리 영역(302)를 구비한 인터리버의 동작은 다음과 같다.The operation of the interleaver including the first memory area 300, the second memory area 301, and the common memory area 302 is as follows.
우선, 채널 코딩부로부터 에러 정정을 위해 부호화되어 전송된 심볼들은 다음 식 2에서 발생되는 메모리 쓰기 주소에 따라 메모리에 입력된다.First, symbols coded and transmitted from the channel coding unit for error correction are input into a memory according to a memory write address generated in Equation 2 below.
여기서 i 는 메모리 크기에 따라 가변될 수 있으나 본 발명에서는 0 ∼ 383으로 사용하고, i mod χ는 모듈러 연산을 나타내며, BRO6(Bit Reverse Operate)은 6비트 반전을 나타낸다.Here i may vary according to memory size, but in the present invention, 0 to 383 is used, i mod χ represents a modular operation, and BRO 6 (Bit Reverse Operate) represents 6 bit inversion.
따라서, 입력 심볼은 상기 식 2에 의해 표 1과 같이 발생되는 메모리 쓰기 주소에 따라 메모리에 입력된다.Therefore, the input symbol is input into the memory according to the memory write address generated as shown in Table 1 by Equation 2.
표 1을 참조하면, i 값은 심볼의 입력 순서를 나타내므로 첫 번째로 입력된 입력 심볼은 메모리의 0 번지에 저장되며, 두 번째로 입력된 입력 심볼은 메모리의 192 번지에 저장된다. 이러한 동작은 383 까지 계속된다.Referring to Table 1, since the i value represents the order of symbol input, the first input symbol is stored at address 0 of the memory, and the second input symbol is stored at address 192 of the memory. This operation continues up to 383.
여기서 식 2 에 의해 발생된 메모리 쓰기 주소에 따르면 인터리버의 쓰기 및 읽기 속도에 따라 충돌이 발생하는 입력 심볼들은 제 1 메모리 영역(300)과 제 2 메모리 영역(301)중 어느 하나의 메모리에 입력되며 충돌이 발생하기 않는 입력 심볼들은 공통 메모리 영역(302)에 입력된다.In this case, according to the memory write address generated by Equation 2, input symbols in which a collision occurs according to the write and read speeds of the interleaver are input to either one of the first memory area 300 and the second memory area 301. Input symbols in which no collision occurs are input to the common memory area 302.
한편, 본 발명에 따른 인터리버의 메모리 읽기 주소는 0 ∼ 383 번지까지 순차적으로 발생한다. 따라서, 인터리버의 출력 심볼은 발생된 메모리 읽기 주소에 따라 우선 공통 메모리 영역(302)로부터 순차적으로 출력되고 이어 제 1 메모리 영역(300)과 제 2 메모리 영역(301)중 어느 하나의 메모리로부터 출력된다.On the other hand, the memory read address of the interleaver according to the present invention sequentially occurs from 0 to 383 addresses. Accordingly, the output symbols of the interleaver are sequentially output from the common memory area 302 according to the generated memory read address, and are then output from one of the first memory area 300 and the second memory area 301. .
보다 상세히 설명하면, 만약 인터리버가 쓰기 동작시 제 1 메모리 영역(300)에 입력 심볼들을 입력하고 있으면 읽기 동작 시에는 제 2 메모리 영역(301)로부터 출력 심볼들을 읽어 출력하고, 쓰기 동작시 제 2 메모리 영역(301)에 입력 심볼들을 입력하고 있으면 읽기 동작 시에는 제 1 메모리 영역(300)로부터 출력 심볼들은 읽어 순차적으로 출력한다.In more detail, if the interleaver is inputting input symbols into the first memory area 300 during the write operation, the output symbols are read from the second memory area 301 during the read operation and outputted, and the second memory during the write operation. If input symbols are input to the region 301, output symbols are read from the first memory region 300 and sequentially output during the read operation.
따라서, 인터리버는 공통 메모리 영역(302)과 제 1 메모리 영역(300)에 입력 심볼들을 쓰고 있는 동안에는 제 2 메모리 영역(301)로부터 출력 심볼들을 순차적으로 읽고, 이어 제 2 메모리 영역(301)에서 출력 심볼들을 모두 읽은 후에 공통 메모리 영역(302)과 제 1 메모리 영역(300)로부터 출력 심볼들을 읽는다. 이때, 인터리버는 제 1 메모리 영역(300)로부터 출력 심볼들을 읽는 시작 시점에 새로 들어오는 입력 심볼들을 공통 메모리 영역(302)과 제 2 메모리 영역(301)에 쓰기 시작한다.Accordingly, the interleaver sequentially reads output symbols from the second memory area 301 while writing the input symbols in the common memory area 302 and the first memory area 300, and then outputs them from the second memory area 301. After reading the symbols, the output symbols are read from the common memory area 302 and the first memory area 300. At this time, the interleaver starts writing new input symbols into the common memory area 302 and the second memory area 301 at the start point of reading output symbols from the first memory area 300.
도 4는 본 발명의 다른 실시예에 따른 이중 인터리버를 나타낸 도면이다.4 is a diagram illustrating a dual interleaver according to another embodiment of the present invention.
도 4를 참조하면, 일반적으로 통신 시스템은 다수의 사용자를 서비스하므로 인터리버에는 다수의 사용자로부터 다양한 전송율을 갖는 입력 심볼들이 전송된다.Referring to FIG. 4, since a communication system generally services a plurality of users, input symbols having various data rates are transmitted from the plurality of users to the interleaver.
여기서, 만약 하나의 사용자가 다수 개의 채널을 점유하여 데이터를 전송할 경우 그에 따른 입력 심볼들을 처리하기 위한 복수개의 인터리버가 구성되어야 한다.Here, when a user transmits data by occupying a plurality of channels, a plurality of interleavers for processing input symbols according to the same should be configured.
이를 위해 본 발명에서는 본 발명에서 제안한 N개의 이중 인터리버를 이용하여 하나의 가상 인터리버를 구성하고, 전송 시간 별로 변화하는 데이터의 전송 속도에 따라 구성된 가상 인터리버의 크기를 변화시킨다.To this end, the present invention configures one virtual interleaver using N dual interleavers proposed in the present invention, and changes the size of the virtual interleaver configured according to the transmission speed of data that is changed for each transmission time.
즉, 사용자로부터 전송된 입력 심볼의 속도에 따라 공통 메모리 영역은 256 × N의 크기로 구성되어 사용되고, 제 1 메모리 영역과 제 2 메모리 영역은 각각 128 × N의 크기로 구성되어 사용된다.That is, according to the speed of the input symbol transmitted from the user, the common memory area is configured and used with a size of 256 × N, and the first memory area and the second memory area are used and configured with a size of 128 × N, respectively.
이때에도 전술한 바와 같이 메모리 쓰기 주소는 식 2에 따라 발생하고 메모리 읽기 주소는 순차적으로 발생한다. 따라서, 인터리버가 256 × N 개의 공통 메모리 영역(402a ∼ 402n)과 128 × N 개의 제 1 메모리 영역(400a ∼ 400n)에 입력 심볼들을 쓰고 있는 동안에는 128 × N 개의 제 2 메모리 영역(401a ∼ 401n)으로부터 출력 심볼들을 순차적으로 읽고, 128 × N 개의 제 2 메모리 영역(401a ∼ 401n)에서 출력 심볼들을 모두 읽은 후에 256 × N 개의 공통 메모리 영역(402a ∼ 402n)과 128 × N 개의 제 1 메모리 영역(400a ∼ 400n)으로부터 출력 심볼들을 읽는다. 이때, 128 × N 개의 제 1 메모리 영역(400a ∼ 400n)으로부터 출력 심볼들을 읽는 시작 시점에 새로 들어오는 입력 심볼들을 256 × N 개의 공통 메모리 영역(402a ∼ 402n)과 128 × N 개의 제 2 메모리 영역(401a ∼ 401n)에 쓰기 시작한다.In this case, as described above, the memory write address is generated according to Equation 2, and the memory read address is sequentially generated. Therefore, while the interleaver is writing input symbols to the 256 × N common memory areas 402a to 402n and the 128 × N first memory areas 400a to 400n, the 128 × N second memory areas 401a to 401n are used. Sequentially read the output symbols from the < RTI ID = 0.0 > 128xN < / RTI > second memory areas 401a through 401n, and then read all the output symbols in the 128xN second memory areas 401a through 401n, and then 256xN common memory areas 402a through 402n and 128xN first memory areas Read output symbols from 400a to 400n). In this case, at the start of reading output symbols from the 128 × N first memory areas 400a to 400n, new incoming input symbols may be 256 × N common memory areas 402a to 402n and 128 × N second memory areas. Write to 401a to 401n).
이상의 설명에서와 같이 본 발명에 따른 이중 인터리링 방법은 하나의 메모리를 이용하여 다양한 입력 심볼들을 정렬할 수 있으므로 시스템 부하가 줄어들고데이터 전송 속도가 증가하는 효과가 있다.As described above, the dual interleaving method according to the present invention can align various input symbols using a single memory, thereby reducing system load and increasing data transmission speed.
또한, 본 발명에 다른 부분 이중 인터리버는 전송 시간별로 입력 심볼들의 전송 속도가 변할 경우에는 사용되지 않는 인터리버 메모리를 이용하여 입력 심볼들을 처리할 수 있어 시스템 자원 활용 면에서 탁월한 효과가 있다.In addition, the partial dual interleaver according to the present invention can process the input symbols by using an interleaver memory which is not used when the transmission speed of the input symbols changes for each transmission time, thereby having an excellent effect on system resource utilization.
또한, 본 발명에 따른 이중 인터리버는 입력 심볼을 신속히 처리할 수 있어 음성외에 영상 및 디지털 데이터들을 고속으로 전송해야 하는 차세대 통신 시스템에 적용하기에 용이하다는 효과가 있다.In addition, since the dual interleaver according to the present invention can process input symbols quickly, it is easy to apply to a next generation communication system that needs to transmit video and digital data at high speed in addition to voice.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0043514A KR100413421B1 (en) | 1999-10-08 | 1999-10-08 | Method for dual Interleaving |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0043514A KR100413421B1 (en) | 1999-10-08 | 1999-10-08 | Method for dual Interleaving |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010036487A KR20010036487A (en) | 2001-05-07 |
| KR100413421B1 true KR100413421B1 (en) | 2003-12-31 |
Family
ID=19614549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0043514A KR100413421B1 (en) | 1999-10-08 | 1999-10-08 | Method for dual Interleaving |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100413421B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101181969B1 (en) * | 2009-06-26 | 2012-09-11 | (주)에프씨아이 | Ldpc code decoding method |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100846017B1 (en) * | 2000-10-30 | 2008-07-11 | 가부시키가이샤 히타치세이사쿠쇼 | Semiconductor device for controlling data communication and wireless communication system |
| KR100431082B1 (en) * | 2001-12-28 | 2004-05-12 | 한국전자통신연구원 | Method for operating an interleaver memory |
| KR101116264B1 (en) * | 2006-02-21 | 2012-03-14 | 삼성전자주식회사 | Apparatus and method for interleaving in communication system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279766A (en) * | 1995-04-07 | 1996-10-22 | Nec Corp | Convolutional interleave circuit |
| JPH09238087A (en) * | 1996-02-29 | 1997-09-09 | Nec Eng Ltd | Interleave processing circuit |
| KR19980023731A (en) * | 1996-09-30 | 1998-07-06 | 배순훈 | Address generation method of convolutional interleaver / deinterleaver and static RAM using static RAM |
| KR19990003706A (en) * | 1997-06-26 | 1999-01-15 | 배순훈 | Convolutional Interleaver / Deinterleaver Using Dual Port Memory |
-
1999
- 1999-10-08 KR KR10-1999-0043514A patent/KR100413421B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279766A (en) * | 1995-04-07 | 1996-10-22 | Nec Corp | Convolutional interleave circuit |
| JPH09238087A (en) * | 1996-02-29 | 1997-09-09 | Nec Eng Ltd | Interleave processing circuit |
| KR19980023731A (en) * | 1996-09-30 | 1998-07-06 | 배순훈 | Address generation method of convolutional interleaver / deinterleaver and static RAM using static RAM |
| KR19990003706A (en) * | 1997-06-26 | 1999-01-15 | 배순훈 | Convolutional Interleaver / Deinterleaver Using Dual Port Memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101181969B1 (en) * | 2009-06-26 | 2012-09-11 | (주)에프씨아이 | Ldpc code decoding method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010036487A (en) | 2001-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100361420C (en) | Device and method for exchanging frame message of different lengths in CDMA communication system | |
| JP3415693B2 (en) | Interleaving process | |
| US6421333B1 (en) | Channel coding and interleaving for transmission on a multicarrier system | |
| US8179781B2 (en) | Method and apparatus for encoding data for transmission in a communication system | |
| US7359357B2 (en) | Method and apparatus for transmitting and receiving broadcast data using outer-coding | |
| US7127004B1 (en) | Interleaver and method for interleaving an input data bit sequence using a coded storing of symbol and additional information | |
| JPH08242217A (en) | Data-interleaving device and mobile communication system | |
| US7688900B2 (en) | Interleaver decorrelation in data transmitting and receiving devices | |
| US7230995B2 (en) | Interleaver pattern modification | |
| KR20050026067A (en) | Transmitting interleaved multiple data flows | |
| JP2910990B2 (en) | Transceiver for mobile communication system | |
| JP2000068863A (en) | Coder and its method | |
| KR20020048998A (en) | Method and arrangement for implementing intra-frame interleaving | |
| KR100413421B1 (en) | Method for dual Interleaving | |
| US7111207B2 (en) | Error-correcting communication method and communication apparatus with de-interleaving and rate de-matching | |
| JP4347540B2 (en) | Converter and method for converting an input data packet stream to an output data code stream | |
| US7313118B2 (en) | Method and arrangement for asynchronous processing of CCTrCH data | |
| EP1045522A1 (en) | Method and device for channel interleaving and multiplexing | |
| KR920003683A (en) | Apparatus and method for interleaving symbols of a cellular transmission channel | |
| US20030147366A1 (en) | Combining transport formats having heterogeneous interleaving schemes | |
| KR101177135B1 (en) | Apparatus and Method for 2 steps deinterleaving at the same time mobile communication system | |
| KR100491520B1 (en) | Method and apparatus for high rate data transmission in a spread spectrum communication | |
| MXPA98010014A (en) | Method and device for the transmission of high speed data in an amp spectrum communications system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061129 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |