KR100408020B1 - Operation device for dsp - Google Patents
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Abstract
Description
본 발명은 디지탈 신호처리용 연산장치에 관한 것으로, 특히 주파수 영역의 데이터를 시간 영역으로 변환할 때 계산 시간을 획기적으로 단축하고자 하는 디지탈 신호처리용 연산장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computing device for digital signal processing, and more particularly, to a computing device for digital signal processing which is intended to significantly reduce the calculation time when converting data in a frequency domain into a time domain.
종래의 디지탈 신호처리용 연산장치 구성은, 제 1 도에 도시된 바와같이, 데이터 버스(DATA BUS)를 통해 전송된 입력신호의 곱에 비례하는 값을 연산하여 출력하는 곱셈기(10)와; 상기 곱셈기(10)를 통해 전송된 연산값을 가산하거나 감산을 행하고 이 행한값을 데이터 버스(DATA BUS)를 통해 저장될 곳으로 전송하는연산기(20)와; 상기 연산기(20)를 통해 연산된 값이나 연산에 필요한 데이터를 저장하고 있다가 필요한 각 부에 데이터 버스를 통해 전송하여 주는 램(30)으로 구성된다. 여기서 연산기(20)는 가산 또는 감산을 행하는 하나의 가산/감산기와, 가산 또는 감산하여 얻은 값을 저장하는 하나의 누산기로 이루어졌다.The conventional digital signal processing device configuration includes a multiplier 10 for calculating and outputting a value proportional to the product of an input signal transmitted through a data bus, as shown in FIG. An operator 20 for adding or subtracting an operation value transmitted through the multiplier 10 and transmitting the value to the place to be stored through a data bus; RAM 30 stores the values calculated through the operator 20 and data required for the operation, and transmits the data to the necessary parts through the data bus. Here, the calculator 20 includes one adder / subtracter for adding or subtracting and one accumulator for storing a value obtained by adding or subtracting.
이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.Looking at the conventional technology configured as described above are as follows.
디지탈 신호 처리(DSP)시 시간-주파수 두 영역의 데이터를 상호 변환하기 위해서는 푸리에 변환이 사용되는데, 이를 위해서는 아래에서와 같은 복소수(complex)연산이 반드시 필요하다.In digital signal processing (DSP), Fourier transform is used to mutually convert data in two time-frequency regions, and for this, a complex operation as shown below is essential.
상기 식(1)의 경우에 대하여 한 스텝의 계산으로 정리하면 아래와 같다.In the case of Equation (1), the calculation is performed in one step as follows.
상기 (2)식에서 살펴보면 곱셈 4회, 가산 연산 2회와 감산 연산 1회가 각각 필요하게 된다.In Equation (2), four multiplications, two addition operations, and one subtraction operation are required.
이와같은 연산동작에 대하여 제 1 도에 도시한 구성도에 의거하여 살펴보면, 데이터 버스(DATA BUS)를 통해 x(t)와 cos(wt)의 값이 각각 전송되면 이 값에 대하여 곱셈 연산을 행하고 이때 얻어진 값을 연산기(20)로 전달하여 준다.Referring to the operation of the operation based on the configuration shown in Figure 1, through the data bus (DATA BUS) When the values of x (t) and cos (wt) are transmitted, multiplication is performed on these values and the values obtained at this time are transferred to the operator 20.
이때 연산기(20)는 누산기에 값을 저장하여 둔다.At this time, the operator 20 stores the value in the accumulator.
다시 곱셈기(10)로 y(t)와 sin(wt)의 값이 데이터 버스(DATA BUS)를 통해 전송되면 상기 두 값에 대하여 곱셈 연산을 행하고 이때 얻어진 값을 연산기(20)로 전송한다.When the values of y (t) and sin (wt) are transmitted to the multiplier 10 through the data bus, the multiplication operation is performed on the two values, and the values obtained at this time are transmitted to the calculator 20.
이상에서와 같은 방법으로 나머지 두 번의 곱셈 연산을 행하고 이때 얻어진 값들을 상기 연산기(20)로 각각 전송하여 준다.The remaining two multiplication operations are performed in the same manner as described above, and the values obtained at this time are transmitted to the operator 20, respectively.
그러면, 상기 연산기(20)는 먼저 누산기에 저장하여 둔 값에서 현재의 값을 감산하는 연산을 행하고, 이 연산한 값을 레지스터에 저장하여 두는데 그 값이 레지스터에 모두 저장되지 않게 되면 연산기(20)는 데이터 버스(DATA BUS)를 통해 램(30)에 저장하여 둔다.Then, the operator 20 performs an operation of first subtracting the current value from the value stored in the accumulator, and stores the calculated value in a register. If the value is not stored in the register, the operator 20 ) Is stored in the RAM 30 through the data bus.
상기 곱셈기(10)에서 그 다음 값이 전송되면 그 값을 먼저 연산하여 얻은 값을 램(30)으로 부터 읽어들인 후 가산을 행하고, 이와같은 방법으로 나머지 한번의 가산 연산도 행한다.When the next value is transmitted in the multiplier 10, the value obtained by first calculating the value is read from the RAM 30, and then added, and the other addition operation is also performed in this manner.
지금까지의 동작으로 곱셈기(10)는 4번의 곱셈 연산을 행하고, 연산기(20)는 1번의 감산 연산과 2번의 가산 연산을 행하고 이때 얻은 값을 데이터 버스(DATA BUS)를 통해 램(30)에 저장하여 둔다.In the above operation, the multiplier 10 performs four multiplication operations, the operator 20 performs one subtraction operation and two addition operations, and the obtained value is transferred to the RAM 30 through the data bus. Save it.
그러나, 상기에서와 같이 종래의 디지탈 신호 프로세서(DSP)는 곱셈기와 연산기 구조로 되어있기 때문에 상기 식(2)에서와 같은 연산에 대하여 한번에 처리하지 못하고 여러번의 사이클을 필요로 하며, 중간 값을 저장하고 로드(load)하기 위한 램을 별도로 필요로 하기 때문에 연산 동작시 번거로운 문제점이 있다.However, since the conventional digital signal processor (DSP) has a multiplier and arithmetic structure as described above, it cannot process the same operation as in Equation (2) at once and requires several cycles, and stores intermediate values. Since it requires a separate RAM for loading and loading, there is a troublesome operation during operation.
따라서, 종래의 문제점을 해소하기 위한 본 발명의 목적은 가산 또는 감산 연산을 행하는 연산기를 1개에서 2개로, 가산 또는 감산 연산을 행하여 얻은 값을 저장하는 누산기를 1개에서 4개로 구성하고, 데이타의 송수신을 위한 버스를 각각 리드용(read)과 라이드(write)용으로 분리하여 사용하도록 함으로써 여러번에 걸쳐 연산하는 과정을 줄여 계산 시간을 획기적으로 단축하도록 한 디지탈 신호처리용 연산장치를 제공함에 있다.Accordingly, an object of the present invention for solving the conventional problem is to configure one to two calculators that perform addition or subtraction operations, and one to four accumulators that store values obtained by performing addition or subtraction operations, and the data It is to provide a digital signal processing device that can significantly reduce the calculation time by reducing the number of calculation process by using a separate bus for the transmission (read) and ride (write) for transmitting and receiving the data respectively. .
상기 목적을 달성하기 위한 본 발명의 디지탈 신호처리용 연산장치 구성은, 제 2 도에 도시한 바와같이, 데이터 리드 버스를 통한 입력신호의 곱에 비례하는 값을 연산하며 입출력단에 데이터를 일시적으로 저장하는 레지스터를 포함하는 곱셈기(100)와; 상기 곱셈기(10)의 연산값에 대하여 1비트의 시프터시키는 시프터(200)와; 상기 시프터(200)를 통해 시프터된 데이터와 데이터 리드 버스를 통해 램으로 읽어들인 값 또는 누산기에 저장되어 있는 값중 어느하나를 선택하여 출력하는 선택부(300)와; 상기 선택부(300)를 통해 선택된 값에 대하여 가산 및 감산 연산을 행하여 출력하는 2개의 연산기(400)(500)와; 상기 연산기(400)(500)의 출력에 대하여 순차적으로 누적하고 이 누적값을 데이터 라이트 버스를 통해 램에 저장된 멀티플렉서(600)를 통해 출력하는 4개의 누산기(700a~700d)로 구성한다. 여기서 미설명부호 w0,w1은 데이터 리드 버스를 통해 롬이나 램으로 부터 읽어들인 값을 일시적으로 저장하는 유닛이다.In order to achieve the above object, the digital signal processing apparatus of the present invention, as shown in FIG. 2, calculates a value proportional to the product of an input signal through a data read bus and temporarily transmits data to an input / output terminal. A multiplier 100 comprising a register to store; A shifter (200) for shifting a bit of the operation value of the multiplier (10); A selector 300 which selects and outputs any one of data shifted through the shifter 200 and a value read into RAM through a data read bus or a value stored in an accumulator; Two calculators 400 and 500 for adding and subtracting the value selected by the selection unit 300 and outputting the calculated values; Four accumulators 700a to 700d accumulate sequentially on the outputs of the operators 400 and 500 and output the accumulated values through the multiplexer 600 stored in the RAM through the data write bus. Here, the unexplained symbols w0 and w1 are units for temporarily storing the values read from the ROM or the RAM through the data read bus.
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.When described in detail with respect to the operation and effect of the present invention configured as described above.
데이터 리드 버스(data read bus)를 통해 입력되는 신호와 프로그램 버스(Program bus)를 통해 선택된 신호를 T레지스터에 저장하고 있다가 멀티플렉서(800)를 통해 w0유닛에 저장되어 있는 신호가 전송되면 그 두 신호를 곱셈기(100)에서 각각 입력받아 두 신호에 대하여 곱셈연산을 행하고, 이때 연산된 값은 P레지스터에 저장하여 둔다.When the signal input through the data read bus and the selected signal through the program bus are stored in the T register, and the signal stored in the w0 unit is transmitted through the multiplexer 800, the two signals are transmitted. The signals are respectively input from the multiplier 100, and multiplication is performed on the two signals, and the calculated values are stored in the P register.
이렇게 곱셈기(100)를 통하여 곱셈 연산을 행한 값을 시프터(200)에서 1비트씩 시프트시켜 출력하게 되면, 이를 선택부(300)의 2×1 멀티플렉서(300a)(300b)에서 입력받고 다른 입력으로는 데이터 리드 버스(data read bus)를 통해 전달되는 신호를 받아 두 신호중 하나를 선택하여 출력한다.When the value obtained by the multiplication operation through the multiplier 100 is shifted by one bit in the shifter 200 and outputted, it is inputted by the 2 × 1 multiplexer 300a and 300b of the selector 300 to be input to another input. Receives a signal transmitted through a data read bus and selects one of two signals and outputs the selected signal.
이와아울러 상기 선택부(300)의 3×1 멀티플렉서(300c)(300d)는 데이터 리드 버스(data read bus)로 부터의 신호, 데이터 "0" 그리고 누산기(700b)(700d)에 최종적으로 누적되어 있는 값을 받아 그중 하나를 선택하여 연산기(400)(500)로 각각 출력한다.In addition, the 3x1 multiplexers 300c and 300d of the selector 300 are finally accumulated in the signal from the data read bus, the data "0", and the accumulators 700b and 700d. Receives a value and selects one of them to output to each of the operator 400, 500.
그러면, 상기 연산기(400)(500)는 감산과 가산 동작을 동시에 행하거나, 가산 또는 감산 동작을 동시에 수행하여 누산기로 출력한다.Then, the calculators 400 and 500 simultaneously perform the subtraction operation and the addition operation, or simultaneously perform the addition or subtraction operation to output to the accumulator.
이때 누산기는 4개로 분리 구성(Acc0-Acc3)되어 상기 연산기(400)(500)에서 각각 연산된 값을 누산기(Acc0)(Acc1)에 저장하고 다음에 연산된 값이 또 입력되면 상기 누산기(Acc)(Acc1)에 저장되어 있던 값은 누산기(Acc2)(Acc3)에 전송되고 새로 입력된 값은 누산기(Acc0)(Acc1)에 저장된다.At this time, the accumulator is divided into four (Acc0-Acc3) to store the values respectively calculated by the operator 400, 500 in the accumulator (Acc0) (Acc1) and the next calculated value is input again the accumulator (Acc The value stored in (Acc1) is transferred to the accumulator (Acc2) (Acc3), and the newly input value is stored in the accumulator (Acc0) (Acc1).
이와같은 방법에 의하여 누산기(Acc0-Acc1)에 모두 누적되어 더이상 저장될공간이 없으면 멀티플렉서(600)가 누산기(Acc2)(Acc3)에 저장되어 있는 값중 필요한 값을 선택하여 램에 전송하여 저장하여 둔다.In this way, if the accumulator accumulates in the accumulator (Acc0-Acc1) and there is no space to store any more, the multiplexer 600 selects the required value among the values stored in the accumulator (Acc2) and stores it in RAM. .
지금까지 설명한 동작에 대하여 아래에 도시한 연산 과정에 의거하여 살펴보면 다음과 같다.The operation described so far will be described based on the calculation process shown below.
상기 식(3)에서 x'[i]를 얻기위해 먼저, cos·x[j]를 수행하기 위하여 미도시된 저장수단인 램에서 x[j]를, 롬에서 cos을 데이터 리드 버스(data read bus)를 통해 가져온다(cycle 1).In order to obtain x '[i] in Equation (3), first read x [j] in RAM, which is not shown, and cos in ROM to perform cos · x [j]. bus) (cycle 1).
상기 데이터 리드 버스(data read bus)를 통해 가져온 x[j]와 cos를 곱셈기(100)에서 입력받아 곱셈 연산을 행하고 이때 얻어진 결과가 P레지스터에 저장되고, 다음에 덧셈 연산을 위해 램에서 x[i]이 데이터 리드 버스(data read bus)에서 읽어들여 w1유닛 로드(load)된다(cycle 2).The multiplier receives x [j] and cos obtained through the data read bus from the multiplier 100 and performs a multiplication operation. The result is stored in the P register, and then x [x] in RAM for the addition operation. i] is read from the data read bus and loaded into the w1 unit (cycle 2).
그다음 (-sin)·y[j]를 수행하기 위하여 상기의 cycle 1처럼 램에서 y[j]를 가져오고 롬에서 (-sin)을 가져온다(cycle 3).Then, to perform (-sin) y [j], we take y [j] from RAM and (-sin) from ROM as in cycle 1 above (cycle 3).
상기 cycle 1 - cycle 2에서 얻어진 값들을 시프터(200)와 w1유닛에서 선택부(300)의 멀티플렉서(300a-300d)로 전송하여 주면, 덧셈 연산에 필요한 값들을 선택하여 연산기(400)와 (500)으로 전송하여 준다.When the values obtained in cycle 1 to cycle 2 are transmitted to the multiplexers 300a to 300d of the selector 300 from the shifter 200 and the w1 unit, the values necessary for the addition operation are selected to operate the operator 400 and 500. Send it to).
그러면, 상기 연산기(400)는 cycle 1과 cycle 2에서 수행되어 전송된 값들을 더하여 제1 누산기(Acc0)에 저장하도록 하고, 연산기(500)는 상기 cycle 2에서의 P를 w1에서 뺀 후 제2 누산기(Acc1)에 저장한다. 이와동시에 곱셈기(100)는 cycle 3에서 이미 로드된 T와 w0를 곱하여 P레지스터에 로드하고 w1유닛에는 램으로 부터 y[i]를 가져와 로드하고 있는다(cycle 4).Then, the operator 400 adds the values transmitted in cycle 1 and cycle 2 to store them in the first accumulator Acc0, and the operator 500 subtracts P in cycle 2 from w1 and then stores the second value. Store in accumulator (Acc1). At the same time, the multiplier 100 multiplies T already loaded in cycle 3 with w0 and loads the P register, and loads y [i] from RAM into w1 unit (cycle 4).
그러면, 연산기(400)(500)는 상기 cycle 4에서 로드한 P레지스터에 저장되어 있는 값을 각각 제1 누산기(Acc0)와 제2 누산기(Acc1)의 저장값을 멀티플렉서(300c)(300d)가 선택하여 전송하여 준 값에 더하고 뺀다. 동시에 cos값을 w1유닛에 로드한다(cycle 5).Then, the calculators 400 and 500 may store the values stored in the P register loaded in cycle 4, and store the values of the first accumulator Acc0 and the second accumulator Acc1 in the multiplexers 300c and 300d, respectively. Select, add, and subtract to the value sent. At the same time, the cos value is loaded into the w1 unit (cycle 5).
상기에서와 같이 연산기(400)(500)는 가산 연산과 감산 연산을 각각 수행하므로 종래 두번에 하던 연산동작을 한 번에 수행한다.As described above, the calculators 400 and 500 perform addition and subtraction operations, respectively, so that the operation operation that was conventionally performed twice is performed at once.
곱셈기(100)는 T와 w0를 곱하여 P레지스터에 저장하고 w0유닛에 -sin을, T레지스터에 x[i]를 가져온다(cycle 6).The multiplier 100 multiplies T and w0, stores the result in the P register, brings -sin to the w0 unit, and x [i] to the T register (cycle 6).
상기 cycle 5에서 계산되어 제1, 제2 누산기(Acc0)(Acc1)에 저장된 값을 멀티플렉서(600)에서 가져와 메모리에 저장하여 두고 상기의 방법에 의해 계산된 결과를 제3, 제4누산기(Acc2)(Acc3)에 각각 저장한다(cycle 7)(cycle 8).The value calculated in cycle 5 and stored in the first and second accumulators Acc0 and Acc1 are stored in a memory in the multiplexer 600, and the result calculated by the above method is stored in the third and fourth accumulators Acc2. Are stored in each cycle (cycle 7) (cycle 8).
최종적으로 계산된 값은 메모리에 저장된다.(cycle 9)(cycle 10).The final calculated value is stored in memory (cycle 9) (cycle 10).
이상에서와 같이 상기 식(3)을 연산하기 위하여 아래에서와 같이 10단계의사이클을 거쳐야 한다.As described above, in order to calculate Equation (3), a cycle of 10 steps is required as follows.
이와같은 과정을 거치는 중에 가산 및 감산 연산을 2개로 이루어진 연산기를 이용하여 동시에 행함으로써 시간을 단축하고, 그 가산 및 감산 연산을 4개로 이루어진 누산기에 저장할 수 있도록 함으로써 따로 메모리에 저장하지 않아도 되므로 이 또한 시간을 단축하고, 여러 사이클(cycle)을 줄일 수가 있게 된다.During this process, the addition and subtraction operations can be performed simultaneously using two calculators to reduce time, and the addition and subtraction operations can be stored in four accumulators. This can shorten the time and reduce the number of cycles.
이상에서 상세히 설명한 바와같이 본 발명은 주파수 영역의 데이터를 시간영역으로 변환할 때 계산시간을 획기적으로 단축하도록 한 효과가 있다.As described in detail above, the present invention has an effect of dramatically reducing the calculation time when converting data in the frequency domain to the time domain.
제 1 도는 종래의 디지탈 신호용 연산장치 구성도.1 is a block diagram of a conventional digital signal computing device.
제 2 도는 본 발명의 디지탈 신호처리용 연산장치 구성도.2 is a block diagram of a digital signal processing device of the present invention.
**** 도면의 주요부분에 대한 부호의 설명 ******** Explanation of symbols for the main parts of the drawing ****
100 : 곱셈기 200 : 시프터100: multiplier 200: shifter
300 : 선택부 400,500 : 연산기300: selection unit 400, 500: calculator
700 : 누산기700: Accumulator
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034069A KR100408020B1 (en) | 1996-08-17 | 1996-08-17 | Operation device for dsp |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034069A KR100408020B1 (en) | 1996-08-17 | 1996-08-17 | Operation device for dsp |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980014908A KR19980014908A (en) | 1998-05-25 |
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Family
ID=37422785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960034069A KR100408020B1 (en) | 1996-08-17 | 1996-08-17 | Operation device for dsp |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100408020B1 (en) |
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1996
- 1996-08-17 KR KR1019960034069A patent/KR100408020B1/en not_active IP Right Cessation
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| KR19980014908A (en) | 1998-05-25 |
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| N231 | Notification of change of applicant | ||
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| GRNT | Written decision to grant | ||
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Payment date: 20060911 Year of fee payment: 4 |
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| LAPS | Lapse due to unpaid annual fee |