KR100406592B1 - Fabricating method of Semiconductor Matal film - Google Patents
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Abstract
본 발명에 따른 반도체 금속막 형성방법은 질화티타늄/티타늄/실리콘의 구조를 갖는 기판에서, 티타늄 산화막을 제거하고, 기판의 표면을 활성화하는 기판 전처리 단계; 금속염, 금속이온을 환원시키는 환원제, 및 환원제가 산화될 수 있도록 pH를 조절하는 pH 조절제를 포함하는 무전해 도금액에 전처리된 기판을 침지하여 기판 표면에 무전해 금속막을 형성하는 단계; 무전해 도금액에서 기판을 꺼내지 않고 바로 무전해 금속막이 형성된 기판에 환원 전위를 인가하여 전해 금속막을 형성시키는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 무전해 도금으로 구리 시드층의 형성과 전해 도금으로 구리 전해막의 형성이 동일한 용기 내에서 이루어지기 때문에 구리 시드층이 대기중에 노출되어 산화되는 문제점을 없앨 수 있고, 또한 구리 시드층을 형성시키기 위한 별도의 CVD 내지 PVD 장치가 필요없으므로 공정이 단순하며 생산비용도 절감된다.A method of forming a semiconductor metal film according to the present invention includes: a substrate pretreatment step of removing a titanium oxide film and activating a surface of the substrate from a substrate having a structure of titanium nitride / titanium / silicon; Forming an electroless metal film on the surface of the substrate by immersing the pretreated substrate in an electroless plating solution including a metal salt, a reducing agent for reducing metal ions, and a pH adjusting agent for adjusting pH so that the reducing agent can be oxidized; And applying a reduction potential directly to the substrate on which the electroless metal film is formed without removing the substrate from the electroless plating solution to form an electrolytic metal film. According to the present invention, since the formation of the copper seed layer by electroless plating and the formation of the copper electrolytic film by electroplating are performed in the same container, the problem of the copper seed layer being exposed to the air and oxidized can be eliminated, and the copper seed layer There is no need for a separate CVD to PVD device to form the process, which simplifies the process and reduces production costs.
Description
본 발명은 반도체 금속막 형성 방법 관한 것으로서, 특히 무전해 도금으로 시드층(seed layer)을 형성하는 반도체 금속막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor metal film, and more particularly, to a method for forming a semiconductor metal film by forming a seed layer by electroless plating.
전해 도금을 실시하기 위해서는 피도금체, 즉 웨이퍼 표면에 전자가 이동할수 있도록 하는 얇은 시드층을 먼저 형성해야한다. 종래의 구리 전해 도금에서는 이러한 시드층을 형성시키기 위해 CVD(Chemical Vapor Deposition)나 PVD(Physical Vapor Deposition), 또는 무전해 도금(Electroless plating) 등을 사용하였다.In order to perform electroplating, a thin seed layer that allows electrons to move on a surface to be plated, that is, a wafer, must first be formed. In the conventional copper electroplating, a chemical vapor deposition (CVD), a physical vapor deposition (PVD), or an electroless plating is used to form such a seed layer.
CVD는 구리를 포함하는 전구체를 기화시켜 진공 챔버 내로 주입함으로써, 웨이퍼 표면에서 분해된 구리를 증착시키는 방법이다. 이러한 증착 방법은 단차 피복을 하기 위해서는 좋으나, 형성된 구리막의 질은 그다지 좋지 않다.CVD is a method of depositing decomposed copper on a wafer surface by vaporizing and injecting a precursor comprising copper into a vacuum chamber. Such a vapor deposition method is good for step coverage, but the quality of the formed copper film is not so good.
PVC는 진공 챔버 내에 플라즈마로 형성된 이온들로 구리 타겟을 때려서 구리를 떼어낸 후, 이때 떨어져 나온 구리원자들을 웨이퍼 표면에 증착시키는 방법이다. 이러한 방법은 폭이 좁아지는 경로나 가지에서는 단차 피복이 좋지 않게 된다.PVC removes copper by striking a copper target with ions formed by plasma in a vacuum chamber, and then deposits the copper atoms released from the wafer surface. In this method, step coverage is not good in a narrow path or branch.
무전해 도금은 제이구리이온을 포함하는 용액에 환원제를 첨가하여 환원된 구리를 웨이퍼 표면에 증착시키는 방법이다. 이러한 방법은 간편한 방법이긴 하나증착된 구리의 점착성과 구리막의 질이 좋지 않고, 일반적인 전기 도금 용액과 그 조성이 다르다.Electroless plating is a method of depositing the reduced copper on the wafer surface by adding a reducing agent to a solution containing zwitterion. Although this method is a simple method, the adhesion of the deposited copper and the quality of the copper film are not good, and the composition is different from that of the general electroplating solution.
이러한 종래에 제시된 기술은 상술한 문제점 외에, 모두 시드층 형성을 형성한 후, 배선 공정을 위해 공기 중에 노출되어 다른 용기로 이동함에 따라 대기 중에 증착된 막이 노출되어 산화되기 쉽고, 이에 따른 산화막 제거나 세정 등으로 인해 공정이 복잡한 단점이 있을 뿐 아니라 비용적인 측면에서도 바람직하지 않은 문제점이 있다.In addition to the above-described problems, all of the above-described problems, after forming the seed layer formation, are exposed to the air for the wiring process and moved to another container, the film deposited in the air is easily exposed and oxidized, thus removing the oxide film. Due to cleaning, there is a disadvantage in that the process is not only complicated but also in terms of cost.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 동일한 반응기 내에서, 시드층을 무전해 금속 도금을 실시함과 더불어 금속 배선을 전해 금속 도금을 실시하여 상술한 종래의 문제점을 해결할 수 있는 반도체 금속막 형성 방법을 제공하는 데 있다.Accordingly, the technical problem to be achieved by the present invention is to form a semiconductor metal film which can solve the above-mentioned problems by electroless metal plating of the seed layer and electrolytic metal plating of the seed layer in the same reactor. To provide a way.
도 1a 및 도 1b는 본 발명에 따른 반도체 금속막이 형성된 기판의 단면도들;1A and 1B are cross-sectional views of a substrate on which a semiconductor metal film according to the present invention is formed;
도 2는 본 발명에 따른 무전해 도금에 사용된 장치의 개략적 구성도;2 is a schematic structural diagram of an apparatus used for electroless plating according to the present invention;
도 3a 내지 도 3c는 본 발명에 따른 무전해 도금을 실시한 경우 구리 시드층을 나타내는 사진들;3a to 3c are photographs showing the copper seed layer when the electroless plating according to the present invention;
도 4는 본 발명에 따른 전해 도금에 사용된 장치의 개략적 구성도;4 is a schematic structural diagram of an apparatus used for electroplating according to the present invention;
도 5a 내지 도 5c는 본 발명에 따른 전해 도금을 실시 경우 구리 전해막을 나타내는 사진들;5a to 5c are photographs showing the copper electrolytic film when the electroplating according to the present invention;
도 6a 내지 도 6d는 본 발명에 따른 전처리 단계에서 팔라듐 활성화 과정에 대한 효과를 나타내기 위한 SEM 사진들; 및6a to 6d are SEM pictures for showing the effect on the palladium activation process in the pretreatment step according to the present invention; And
도 7a 및 7b는 본 발명에 따른 무전해 도금액에 첨가제를 넣어 무전해 도금을 실시한 경우의 SEM 사진들이다.7A and 7B are SEM images of electroless plating by adding an additive to an electroless plating solution according to the present invention.
< 도면의 주요 부분에 대한 참조번호의 설명 ><Description of Reference Numbers for Main Parts of Drawings>
100: 기판 110: 실리콘 웨이퍼100: substrate 110: silicon wafer
140: 구리 시드층, 즉 상대전극 150: 전해 도금막140: copper seed layer, that is, counter electrode 150: electrolytic plating film
160: 가공전극 200: 용기160: processing electrode 200: container
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 금속막 형성방법은: 질화티타늄/티타늄/실리콘의 구조를 갖는 기판에서, 티타늄 산화막을 제거하고, 상기 기판의 표면을 활성화하는 기판 전처리 단계; 금속염, 금속이온을 환원시키는 환원제, 및 상기 환원제가 산화될 수 있도록 pH를 조절하는 pH 조절제를 포함하는 무전해 도금액에 상기 전처리된 상기 기판을 침지하여 상기 기판 표면에 무전해 금속막을 형성하는 단계; 상기 무전해 도금액에서 상기 기판을 꺼내지 않고 바로 상기 무전해 금속막이 형성된 상기 기판에 환원 전위를 인가하여 전해 금속막을 형성시키는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a semiconductor metal film, comprising: a substrate pretreatment step of removing a titanium oxide film and activating a surface of the substrate from a substrate having a structure of titanium nitride / titanium / silicon; Forming an electroless metal film on the surface of the substrate by immersing the pretreated substrate in an electroless plating solution including a metal salt, a reducing agent for reducing metal ions, and a pH adjusting agent for adjusting pH so that the reducing agent can be oxidized; And applying a reduction potential to the substrate on which the electroless metal film is formed without removing the substrate from the electroless plating solution to form an electrolytic metal film.
여기서, 상기 금속막은 구리, 니켈, 금, 또는 백금으로 이루어지는 것을 특징으로 하여도 좋다.The metal film may be made of copper, nickel, gold, or platinum.
또한, 상기 금속염은 CuSO4이며, 상기 CuSO4의 농도는 0.001∼2 mol/L인 것이다.The metal salt is CuSO 4 , and the concentration of CuSO 4 is 0.001 to 2 mol / L.
또한, 상기 환원제는 NH4F이며, 상기 NH4F의 농도는 0.001∼2 mol/L인 것이다.In addition, the reducing agent is NH 4 F, the concentration of the NH 4 F is from 0.001 to 2 mol / L.
또한, 상기 pH 조절제는 H2SO4이며, 상기 H2SO4의 농도는 0.001∼2 mol/L인 것이다.In addition, the pH adjusting agent is H 2 SO 4 , the concentration of the H 2 SO 4 is 0.001 to 2 mol / L.
이때, 상기 기판 전처리 단계의 상기 기판의 표면 활성화는, 팔라듐 활성화 용액에서 이루어진다.In this case, surface activation of the substrate in the substrate pretreatment step is performed in a palladium activation solution.
또한, 상기 환원 전위는, 상기 무전해 도금액의 pH에 대해 상기 금속막의 금속이 존재하는 영역에 해당하는 것이다.In addition, the said reduction potential corresponds to the area | region where the metal of the said metal film exists with respect to the pH of the said electroless plating liquid.
또한, 상기 무전해 도금액은, 계면 활성제, 티오요소, 또는 벤조트리아졸을 더 포함하여도 좋다.The electroless plating solution may further contain a surfactant, thiourea, or benzotriazole.
또한, 상기 무전해 도금액의 온도는 18∼100℃ 범위에서 이루어진다.The temperature of the electroless plating solution is in the range of 18 to 100 ° C.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.
도 1a 및 도 1b는 본 발명에 따른 반도체 금속막이 형성된 기판의 단면도들이다. 이때, 도 1a는 실리콘 웨이퍼에 패턴을 형성하지 않은 것이며, 도 2b는 실리톤 웨이퍼 상에 패턴을 형성한 것이다.1A and 1B are cross-sectional views of a substrate on which a semiconductor metal film according to the present invention is formed. In this case, FIG. 1A does not form a pattern on the silicon wafer, and FIG. 2B forms a pattern on the silicide wafer.
도 1a 및 도 1b를 참조하면, 본 발명의 반도체 금속막이 형성된 기판(100)은 실리콘 웨이퍼(110) 상에 티타늄막(120) 및 질화티타늄막(130)이 순차적으로 형성되어 있으며, 그 상에 금속 시드층(140) 및 금속막(150)이 순차적으로 형성되어 있다.1A and 1B, in the substrate 100 on which the semiconductor metal film of the present invention is formed, a titanium film 120 and a titanium nitride film 130 are sequentially formed on a silicon wafer 110. The metal seed layer 140 and the metal film 150 are sequentially formed.
상술한 기판(100)의 반도체 금속막 형성 방법을 자세히 설명하면, 먼저, 실리콘 웨이퍼(110) 상에 150Å 두께의 티타늄 및 100Å 두께의 질화티타늄을 확산방지막으로 형성한 질화티타늄(130)/티타늄(120)/실리콘(110) 구조의 기판(100)을 마련하고, 기판(100) 표면의 티타늄 산화막 제거를 실시한 후에 질화티타늄 표면의 활성화를 실시하여 전처리 과정을 마무리한다. 여기서, 본 실시예에서는 도 1a와 같은 실리콘 웨이퍼를 이용한 것으로만, 설명하지만 이에 한하지 않는다.The method of forming the semiconductor metal film of the substrate 100 described above will be described in detail. First, titanium nitride 130 and titanium (150 nm thick titanium and 100 nm thick titanium nitride formed as a diffusion barrier layer on the silicon wafer 110). The substrate 100 having the 120 / silicon 110 structure is prepared, and after the titanium oxide film is removed from the surface of the substrate 100, the surface of the titanium nitride is activated to finish the pretreatment process. Here, in the present embodiment, only the silicon wafer as shown in Fig. 1A is used, but the present invention is not limited thereto.
이때, 티타늄 산화막 제거는, 불산(HF) 2mL 및 이온제거수 100mL로 이루어진 50%의 불산용액에 10분간 침지시킨 후, 이온제거수(De-Ionized Water)에서 10초 동안 침지를 세 번 실시하고, 질소(N2) 기체로 기판 표면을 건조시킴으로써 이루어진다. 질화티타늄(130) 표면의 활성화는, 염화팔라듐(PdCl2) 0.02g, 50%의 불산(HF) 1mL, 35%의 염산(HCl) 0.6mL, 및 이온제거수 200mL의 조성을 갖는 팔라듐 활성화용액에 20초간 침지시킨 후에, 이온제거수에서 10초 동안 침지를 두 번 실시함으로써 이루어진다.At this time, the titanium oxide film was removed by immersion in 50% hydrofluoric acid solution consisting of 2 mL of hydrofluoric acid (HF) and 100 mL of deionized water for 10 minutes, and then immersed three times in de-ionized water for 10 seconds. And drying the substrate surface with nitrogen (N 2) gas. Activation of the surface of titanium nitride 130 was carried out in a palladium activated solution having a composition of 0.02 g of palladium chloride (PdCl2), 1 mL of 50% hydrofluoric acid (HF), 0.6 mL of 35% hydrochloric acid (HCl), and 200 mL of deionized water. After immersion for a second, this is done by immersing twice in deionized water for 10 seconds.
도 2는 본 발명에 따른 무전해 도금에 사용된 장치의 개략적 구성도이다.2 is a schematic structural diagram of an apparatus used for electroless plating according to the present invention.
다음에, 도 2를 참조하면, 용기(200) 내에 금속 무전해 도금액을 마련하고 여기에 상술한 전처리된 기판(100)을 전류를 흐르게 할 수 있게 지지대에 끼워서 침지하여 상기 기판(100)의 표면에 무전해 금속막을 형성한다.Next, referring to FIG. 2, the surface of the substrate 100 is prepared by preparing a metal electroless plating solution in the container 200 and immersing the pre-processed substrate 100 described above in a support so as to allow current to flow therethrough. An electroless metal film is formed on the substrate.
상기 무전해 도금액은 금속이온을 생성하는 금속염, 금속이온을 환원시키는 환원제, 및 상기 환원제가 산화되도록 무전해 도금액을 적당한 pH로 유지시키는 pH 조절제를 포함한다. 여기서, 본 실시예에서는 상기 금속염으로는 황산제이구리(cupric sulfate)용액(CuSO4·5H2O) 0.02M을, 상기 환원제로서는 불산 질소(NH4F) 0.45M을, pH 조절제로서는 황산(H2SO4) 0.1M을 사용하였다. 이때, 구리 무전해 도금액의 조성은, NH4F 양을 0.45M(10.0g/600mL) 로 고정시켜 전자를 생성하는 반응에 직접적으로 관여하는 불소이온의 양은 일정하게 유지하고, 구리 이온의 농도와 황산의 농도를 달리한 각각의 용액에서 일정시간 동안 증착하여 얻은 박막들의 면저항 감소를 고려함으로써, 최적 조성을 결정한 것이다. 이러한 무전해 도금액의 온도는 18∼100℃이면 된다.The electroless plating solution includes a metal salt for producing metal ions, a reducing agent for reducing metal ions, and a pH adjuster for maintaining the electroless plating solution at an appropriate pH so that the reducing agent is oxidized. Here, in the present embodiment, 0.02 M of cupric sulfate solution (CuSO 4 · 5H 2 O) as the metal salt, 0.45 M of nitrogen fluoride (NH 4 F) as the reducing agent, and sulfuric acid (H as a pH adjusting agent). 2 SO 4 ) 0.1M was used. At this time, the composition of the copper electroless plating solution is fixed by the amount of NH 4 F to 0.45 M (10.0 g / 600 mL) to maintain a constant amount of fluorine ions directly involved in the reaction to generate electrons, The optimum composition was determined by considering the reduction of the sheet resistance of the thin films obtained by depositing for a predetermined time in each solution having a different concentration of sulfuric acid. The temperature of such an electroless plating liquid should just be 18-100 degreeC.
여기서, 구리 무전해 도금은, 기판(100)을 상기 최적 조성의 구리 무전해 도금액에 2분간 용액의 교반 없이 침지시킨 후에, 이온제거수에서 10초 동안 침지시키는 것을 세 번 실시하고, 질소(N2) 기체로 기판의 양면을 건조시킴으로써 이루어진다.Here, in the copper electroless plating, the substrate 100 is immersed in the copper electroless plating solution of the optimum composition for 2 minutes without stirring the solution, and then immersed in deionized water for 10 seconds three times, followed by nitrogen (N2). ) By drying both sides of the substrate with gas.
이하에는, 상술한 구리 무전해 도금액에서 기판과의 발생하는 기본 반응의 메커니즘을 화학식을 참조하여 설명한다.Hereinafter, the mechanism of the basic reaction occurring with the substrate in the above-mentioned copper electroless plating solution will be described with reference to the chemical formula.
우선, 실리콘(Si) 웨이퍼에서는 전자가 생성되는 산화반응이 일어난 다음에, 전자가 용액 속의 금속이온을 환원시켜 금속을 석출시키는 금속환원 반응이 일어남으로써 화학식 1에서와 같이 순차적인 전체반응이 일어나게 된다.First, in a silicon (Si) wafer, an oxidation reaction in which electrons are generated occurs, followed by a metal reduction reaction in which electrons reduce metal ions in a solution to precipitate metals, thereby causing a sequential total reaction as in Chemical Formula 1 .
2Cu2++ 4e-→ 2Cu0(금속환원반응) 2Cu 2+ + 4e - → 2Cu 0 ( metal reduction reaction)
Si0+ 2Cu2++ 6F-→ SiF6 2-+ 2Cu0(전체반응) Si 0 + 2Cu 2+ + 6F - → SiF 6 2+ 2Cu 0 ( total reaction)
위와 같은 반응의 중간물로 생성되는 Si-H 결합은 묽은 불산(HF) 분위기에는 안정하기 때문에 수산화기나 물분자들이 Si-H결합을 끊고 반응하는 것이 어렵게 된다.Since the Si-H bond generated as an intermediate of the reaction is stable in dilute hydrofluoric acid (HF) atmosphere, it becomes difficult for hydroxyl groups or water molecules to break the Si-H bond and react.
또한, 실리콘 웨이퍼에 구리를 촉매로 하는 화학식 2와 같은 반응이 순차적으로 진행되어 질화티타늄 표면에 구리가 증착되는 것이다. 이때, 최종 생성물 SiF4가 휘발성이기 때문에 무전해 도금액에 남아 있지 않아서, 반응 후 무전해 도금액은 오염되지 않는다. 이때, 윗첨자 S는 기판 표면의 원자를 나타낸다. 이러한 기본반응은 구리를 비롯한 비교적 환원 전위가 높아 환원되기 쉬운 니켈, 금, 백금 등의 금속 증착에도 적용될 수 있다.In addition, a reaction as shown in Chemical Formula 2 using copper as a catalyst is sequentially performed on the silicon wafer to deposit copper on the titanium nitride surface. At this time, since the final product SiF 4 is volatile, it does not remain in the electroless plating solution, and thus the electroless plating solution is not contaminated after the reaction. At this time, the superscript S represents an atom on the surface of the substrate. This basic reaction may be applied to metal deposition of nickel, gold, platinum, etc., which are easy to be reduced due to relatively high reduction potential including copper.
또는, (2Si)=SiSH2+ 2H2O + Cu2+→ (2Si)=SiS(OH)2+ 4H++ Cu0 Or, (2Si) = Si S H 2 + 2H 2 O + Cu 2 + → (2Si) = Si S (OH) 2 + 4H + + Cu 0
(2Si)=SiS(OH)2+ 2H++ 2F-→ (2Si)=SiSF2+ 2H2O (2Si) = Si S (OH ) 2 + 2H + + 2F - → (2Si) = Si S F 2 + 2H 2 O
(2Si)=SiSF2+ 2H++ 2F-→ 2(Si-H) + SiF4(휘발성) (2Si) = Si S F 2 + 2H + + 2F - → 2 (Si-H) + SiF 4 ( volatile)
도 3a 내지 도 3c는 본 발명에 따른 무전해 도금을 실시한 경우 구리 시드층을 나타내는 사진들이다. 도 3a는 본 발명의 무전해 도금을 실시한 후, 구리 시드층, 즉 무전해 구리 도금막의 표면을 나타내는 SEM 사진이며, 도 3b는 본 발명의 무전해 도금을 실시한 후, 구리 시드층을 단면을 나타내는 SEM 사진이며, 도 3c는 본 발명의 무전해 도금막을 원자힘현미경(ATM) 분석 결과이다.3A to 3C are photographs showing the copper seed layer when the electroless plating according to the present invention is performed. 3A is an SEM photograph showing the surface of the copper seed layer, that is, the electroless copper plating film after the electroless plating of the present invention, and FIG. 3B shows the cross section of the copper seed layer after the electroless plating of the present invention. SEM image, Figure 3c is an atomic force microscope (ATM) analysis of the electroless plated film of the present invention.
도 3a 내지 도 3c를 참조하면, 기판에 구리막 두께를 1900Å로 증착한 경우, 비저항이 4.55μΩ㎝이 되며, RMS(root mean square) 거칠기가 39nm이고, 면저항은 약 240mΩ/sq.로 측정되었다. 이러한 구리막은 에이에스티엠(ASTM)에서 제시한 표준 접합성 테스트를 시행한 결과 접착테이프에 구리가 묻어 나오지 않으므로써 우수한 접착 특성을 보이는 것을 알 수 있었다. 이때, 본 발명에서는 구리막의 두께를 크게 잡아서 실시하였으나 막두께가 작을수록 비저항은 더욱 낮아진다.Referring to FIGS. 3A to 3C, when a copper film thickness of 1900 mW was deposited on a substrate, the resistivity was 4.55 µm cm, the root mean square (RMS) roughness was 39 nm, and the sheet resistance was measured to be about 240 mPa / sq. . As a result of conducting the standard adhesiveness test suggested by ASTM, the copper film showed excellent adhesion characteristics by preventing copper from adhering to the adhesive tape. At this time, the present invention was carried out by making the copper film large, but the smaller the film thickness, the lower the specific resistance.
도 4는 본 발명에 따른 전해 도금에 사용된 장치의 개략적 구성도이다.4 is a schematic structural diagram of an apparatus used for electroplating according to the present invention.
그 다음에, 도 4를 참조하면, 도 2에서와 동일한 용기(200)의 구리 무전해 도금액에서 상기 기판(100)을 꺼내지 않고 바로 상기 기판(100)의 무전해 금속막에 환원 전위를 인가하여 전해 도금을 실시한다. 여기서, 전해 도금은 무전해 도금으로 형성된 무전해 도금막, 즉 구리 시드층을 가공전극(working electrode, 140)으로 정하고, 상대전극(counter electrode, 160)을 더 침지하여 정전위기(potentiostat, 미도시)로 일정 전압을 인가한다. 이 때, 전압은 상기 무전해 도금액의 pH를 기준으로 구리가 존재하는 영역에서 얻을 수 있다.Next, referring to FIG. 4, a reduction potential is directly applied to the electroless metal film of the substrate 100 without removing the substrate 100 from the copper electroless plating solution of the same vessel 200 as in FIG. 2. Electrolytic plating is performed. Here, the electroplating is defined as an electroless plated film formed of electroless plating, that is, a copper seed layer as a working electrode 140, and further immersed in a counter electrode 160 to potentiostat (not shown). Apply a constant voltage to In this case, the voltage may be obtained in a region where copper is present based on the pH of the electroless plating solution.
상대전극(160)은 가공전극(140)에 흐른 전류만큼 반대로 전류가 흐르도록 하여 시스템 전체로 보았을 때 전자가 일정하게 유지되도록 해준다. 예를 들어, 가공전극(140)에서 -1A의 전류가 흐르면 상대전극(160)에서도 1A의 전류가 흘러 전체적으로 전류가 흐르게 해주는 역할을 한다.The counter electrode 160 allows the current to flow in the opposite direction as the current flowing through the processing electrode 140, so that the electrons are kept constant when viewed as a whole of the system. For example, when a current of −1 A flows in the processing electrode 140, a current of 1 A also flows in the counter electrode 160 to allow the current to flow as a whole.
pH를 기준으로 구리가 존재하는 영역의 전위차에 대한 정보로 정해진 환원전압이 연결된 정전위기를 통해 각 전극들(140, 160)에 가해진다. 따라서, 이에 해당하는 환원 전압을 가공전극에 인가할 경우 구리 시드층인 가공전극(140) 표면에 구리 전해막이 형성되게 된다.The reduction voltage, which is defined as information on the potential difference in the region where copper is present based on the pH, is applied to each of the electrodes 140 and 160 through a connected electrostatic potential. Therefore, when the corresponding reduction voltage is applied to the processing electrode, a copper electrolytic film is formed on the surface of the processing electrode 140 which is a copper seed layer.
도 5a 내지 도 5c는 본 발명에 따른 전해 도금을 실시 경우 구리 전해막을 나타내는 사진들이다. 도 5a는 본 발명의 전해 도금을 실시한 후, 전해 구리막의 표면을 나타내는 SEM 사진이며, 도 5b는 본 발명의 전해 도금을 실시한 후, 구리막의 단면을 나타내는 SEM 사진이며, 도 5c는 본 발명의 전해 도금막의 원자힘 현미경(ATM) 분석 결과이다.5a to 5c are photographs showing the copper electrolytic film when the electroplating according to the present invention. 5A is an SEM photograph showing the surface of the electrolytic copper film after the electrolytic plating of the present invention, and FIG. 5B is an SEM photograph showing the cross section of the copper film after the electrolytic plating of the present invention, and FIG. 5C is the electrolytic plating of the present invention. It is the result of atomic force microscope (ATM) analysis of a plating film.
도 5a 내지 도 5c를 참조하면, 무전해 구리막 상에 전해 구리막 두께를 2400Å로 증착하였을 때, 비저항이 2.4μΩ㎝이 되며, RMS 거칠기가 29nm이고, 면저항은 약 99mΩ/sq.로 측정되었다.5A to 5C, when the thickness of the electrolytic copper film was deposited at 2400 kPa on the electroless copper film, the resistivity was 2.4 µΩcm, the RMS roughness was 29 nm, and the sheet resistance was measured at about 99 mPa / sq. .
도 6a 내지 도 6d는 본 발명에 따른 전처리 단계에서 팔라듐 활성화 과정에 대한 효과를 나타내기 위한 SEM 사진들이다. 이때, 도 6a 및 도 6b는 팔라듐 활성화 과정을 생략하였을 경우에 무전해 구리막이 형성된 것이며, 도 6c 및 도 6d는 팔라듐 활성화 과정을 2분간 실시하였을 경우에 무전해 구리막이 형성된 것이다.6a to 6d are SEM images for showing the effect on the palladium activation process in the pretreatment step according to the present invention. 6A and 6B show an electroless copper film formed when the palladium activation process is omitted, and FIGS. 6C and 6D show an electroless copper film formed when the palladium activation process is performed for 2 minutes.
도 6a 내지 도 6d를 참조하면, 도 6a에서의 기판 표면과 도 6c의 기판 표면을 비교하고, 도 6b에서의 기판 단면과 도 6d의 기판 단면을 비교해 본다. 이때, 활성화 과정을 거치지 않은 도 6a 및 도 6b의 기판 표면은 초기에 생성되는 적은 숫자의 구리가 1㎛정도의 큰 성장을 보였으나. 팔라듐 활성화 과정을 거친 도 6c 및 도 6d의 기판 표면에서는 결정의 크기가 작고 비교적 균일한 구리막을 얻을 수 있음을 알 수 있다. 여기서, 팔라듐을 이용한 활성화 과정은 증착 초기에 구리가 증착할 수 있는 결정핵을 제공하여 박막이 균일하는 데 필수적인 것이다.6A to 6D, the substrate surface in FIG. 6A and the substrate surface in FIG. 6C are compared, and the substrate cross section in FIG. 6B and the substrate cross section in FIG. 6D are compared. At this time, the substrate surface of FIGS. 6A and 6B that did not undergo the activation process showed a large growth of about 1 μm of a small number of copper initially generated. It can be seen that a copper film having a relatively small crystal size and a relatively uniform copper film can be obtained on the substrate surfaces of FIGS. 6C and 6D having undergone palladium activation. Here, the activation process using palladium is essential for the uniformity of the thin film by providing a nucleus to which copper can be deposited at the beginning of deposition.
또한, 상술한 무전해 도금 및 전해 도금이 실시되는 상기 도금액에는 각 실시단계에서 계면 활성제, 또는 티오요소(Thiourea), 벤조트리아졸(BTA)과 같은 조면화 처리제와 같은 첨가제를 더 넣어서 기포를 제거하여 기판 표면 구조를 개선할 수 있다.In addition, the plating solution subjected to the electroless plating and the electrolytic plating described above further removes bubbles by adding an additive such as a surfactant or a roughening agent such as Thiourea or benzotriazole (BTA) in each step. Thereby improving the substrate surface structure.
여기서, 도 7a 및 7b는 본 발명에 따른 무전해 도금액에 첨가제를 넣어 무전해 도금을 실시한 경우의 SEM 사진들이다. 7a는 첨가제를 넣어 무전해 도금한 구리시드층의 단면이고, 7b는 첨가제를 넣어 무전해 도금한 구리 시드층의 표면이다.7A and 7B are SEM images of electroless plating by adding an additive to an electroless plating solution according to the present invention. 7a is a cross section of the copper seed layer electroplated with the additive, and 7b is a surface of the copper seed layer electroplated with the additive.
도 7a 및 7b를 참조하면, 첨가제를 사용하지 않은 상술한 도 3a 및 3b의 표면과 비교하여 도 7a 및 7b의 표면은 더 미세하고 균일하게 구리막이 형성되었음을 알 수 있다.Referring to FIGS. 7A and 7B, it can be seen that the surface of FIGS. 7A and 7B has a finer and more uniform copper film than the surfaces of FIGS. 3A and 3B described above without using an additive.
상술한 바와 같이 본 발명에 의하면, 무전해 도금으로 구리 시드층의 형성과 전해 도금으로 구리 전해막의 형성이 동일한 용기 내에서 이루어지기 때문에 구리 시드층이 대기중에 노출되어 산화되는 문제점을 없앨 수 있고, 또한 구리 시드층을 형성시키기 위한 별도의 CVD 내지 PVD 장치가 필요없으므로 공정이 단순하며 생산비용도 절감된다.As described above, according to the present invention, since the formation of the copper seed layer by electroless plating and the formation of the copper electrolytic film by electroplating are performed in the same container, the problem of the copper seed layer being exposed to the air and oxidized can be eliminated. In addition, there is no need for a separate CVD to PVD device to form the copper seed layer, which simplifies the process and reduces production costs.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
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Citations (4)
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|---|---|---|---|---|
| KR20000043056A (en) * | 1998-12-28 | 2000-07-15 | 김영환 | Method for forming copper wiring of semiconductor device |
| US6197688B1 (en) * | 1998-02-12 | 2001-03-06 | Motorola Inc. | Interconnect structure in a semiconductor device and method of formation |
| US6221763B1 (en) * | 1999-04-05 | 2001-04-24 | Micron Technology, Inc. | Method of forming a metal seed layer for subsequent plating |
| US6268289B1 (en) * | 1998-05-18 | 2001-07-31 | Motorola Inc. | Method for protecting the edge exclusion of a semiconductor wafer from copper plating through use of an edge exclusion masking layer |
-
2001
- 2001-12-03 KR KR10-2001-0075852A patent/KR100406592B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197688B1 (en) * | 1998-02-12 | 2001-03-06 | Motorola Inc. | Interconnect structure in a semiconductor device and method of formation |
| US6268289B1 (en) * | 1998-05-18 | 2001-07-31 | Motorola Inc. | Method for protecting the edge exclusion of a semiconductor wafer from copper plating through use of an edge exclusion masking layer |
| KR20000043056A (en) * | 1998-12-28 | 2000-07-15 | 김영환 | Method for forming copper wiring of semiconductor device |
| US6221763B1 (en) * | 1999-04-05 | 2001-04-24 | Micron Technology, Inc. | Method of forming a metal seed layer for subsequent plating |
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