KR100406556B1 - Memory device - Google Patents
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Abstract
본 발명에 따른 메모리 장치는, 기능적 검사를 수행하는 테스트 장치를 메모리 블록 내에 구현하여 내부에 클럭 멀티플리어(clock multiplier)를 적용하여 외부 장치의 속도의 한계를 극복할 수 있게 응용할 수 있고, 고가의 고속 테스트 장치를 이용할 필요가 없게 되며, 패일 어드레스를 저장하는 레지스터를 외부 빌트 아웃 리페어 해석(built-out repair analysis; 이하 BORA라 한다)을 이용하여 메모리 외부에 적용하고, 리페어 해석(repair analysis)도 외부 BORA를 이용하여 메모리 외부에서 수행하도록 하여 저장 공간 부족(area overhead) 현상을 방지할 수 있다.The memory device according to the present invention can be implemented to overcome the limitations of the speed of an external device by applying a clock multiplier therein by implementing a test device that performs a functional test in a memory block. There is no need to use a high-speed test device, and a register that stores the fail address is applied to the outside of the memory using an external built-out repair analysis (hereinafter referred to as BORA), and the repair analysis is also performed. By using an external BORA, it can be performed outside the memory to prevent an area of storage overhead.
Description
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 패일 어드레스를 저장하는 레지스터를 외부 빌트 아웃 리페어 해석(built-out repair analysis; 이하 BORA라 한다)을 이용하여 메모리 외부에 적용하고, 리페어 해석(repair analysis)도 외부 BORA를 이용하여 메모리 외부에서 수행하도록 하여 저장 공간 부족(area overhead) 현상을 방지할 수 있는 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device. More specifically, a register for storing a fail address is applied to the outside of a memory using an external built-out repair analysis (hereinafter referred to as a BORA) and repaired. The present invention also relates to a memory device capable of preventing the storage overhead from being performed outside the memory using an external BORA.
일반적인 상용 메모리 장치의 현재의 메모리 밀도에서 메모리 빌트-인 셀프-테스트(built-in self-test; 이하 BIST라 한다)를 적용하게 되면, 패일 어드레스를 저장하기 위한 저장 공간 부족(area overhead) 현상이 발생한다.Applying a built-in self-test (BIST) to the current memory density of a typical commodity memory device results in an area overhead for storing the fail address. Occurs.
또한, 테스트 비용의 절감을 위해 MML(merged memory and logic)에서 BIST의 복잡한 기능적인 검사를 수행하고, 패일 어드레스에 대한 리페어 해석을 할 수 있도록 BIST를 구현하기 어려운 문제점이 발생한다.In addition, in order to reduce test cost, it is difficult to implement BIST in order to perform complex functional check of BIST in merged memory and logic (MML) and to repair repair of fail address.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 기능적인 검사를 하는 BIST를 메모리 내부에 구현함으로써 테스트 비용을 줄이고, 외부의 테스트 보드(board)에 기능적인 검사의 결과를 저장하는 레지스터와 그 검사의 결과를 이용하여 리페어 해석을 수행하는 장치를 BORA를 이용하여 구현함으로써 저장 공간 부족(area overhead) 현상을 방지하는 것이다.An object of the present invention for solving such a problem is to implement a BIST that performs a functional test in the memory to reduce the test cost, and to register the register to store the results of the functional test on an external test board (test) By using BORA, a device that performs a repair analysis using the result of is implemented to prevent an area of storage overhead.
도 1은 본 발명에 따른 테스트 회로를 포함하는 메모리 장치를 나타낸 블록도.1 is a block diagram illustrating a memory device including a test circuit according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
1 : 메모리부 2 : BIST(built-in self-test)1: Memory 2: BIST (built-in self-test)
21 : 입출력 제어부 22, 25 : 선택 전송부21: input and output control unit 22, 25: selective transmission unit
23 : 테스트 검증부 24 : 테스트부23: test verification unit 24: test unit
3 : BORA(built-out repair-analysis)3: BORA (built-out repair-analysis)
31 : 레지스터부 32 : 리페어 해석부31: register section 32: repair analysis section
상기 목적을 달성하기 위한 본 발명에 따른 테스트 회로를 포함하는 메모리 장치는, 데이터를 저장하는 메모리 수단을 포함하는 메모리 블록; 및 외부의 테스트 보드에 구현되고, 상기 메모리 수단의 패일 셀에 대한 패일 어드레스 정보를 이용하여 리페어 해석을 수행하는 리페어 해석 수단을 포함하는 리페어 해석 블록을 포함하여 구성되되, 상기 메모리 블록은 상기 메모리 수단을 기능적으로 테스트하여 패일 셀에 대한 상기 패일 어드레스 정보를 출력하는 테스트 수단을 포함하고, 상기 리페어 해석 블록은 상기 테스트 수단에 의해 검출된 상기 패일 어드레스 정보를 저장하는 저장수단을 포함하는 것을 특징을 한다.A memory device including a test circuit according to the present invention for achieving the above object comprises: a memory block including memory means for storing data; And a repair analysis block implemented on an external test board and including repair analysis means for performing repair analysis using the fail address information on the fail cell of the memory means, wherein the memory block includes the memory means. Test means for functionally testing and outputting the fail address information for the fail cell, wherein the repair interpretation block includes storage means for storing the fail address information detected by the test means. .
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 메모리 장치를 나타낸 블록도이다.1 is a block diagram illustrating a memory device according to the present invention.
메모리 장치는, 데이터를 저장하는 메모리부(1)와, 메모리부(1)를 테스트하는 BIST(2)와, 테스트 결과를 이용하여 리페어를 수행하는 BORA(3)를 포함하여 구성된다. 여기서, 메모리부(1)는 패일 셀을 대체하기 위한 리던던트 셀을 포함하고 있다.The memory device includes a memory unit 1 for storing data, a BIST 2 for testing the memory unit 1, and a BORA 3 for repairing using the test result. Here, the memory unit 1 includes redundant cells for replacing fail cells.
BIST(2)는 테스트 클럭 신호(TCK)에 의해 동기 되어 테스트 제어신호(TIN)에 따라 입출력을 제어하는 입출력 제어부(21)와, 입출력 제어부(21)의 모드 신호(MD)에 따라 입출력 제어부(21)의 명령(COM)을 선택적으로 전송하는 선택 전송부(22)와, 선택 전송부(22)에 의해 선택적으로 전송된 명령(COM)에 따라 BIST(2)가 정상 동작을 수행할 수 있는 지를 검증하는 테스트 검증부(23)와, 메모리부(1)를 테스트하여 불량 셀을 검출하는 테스트부(24)와, 모드 신호(MD)에 따라 테스트 검증부(23) 및 테스트부(24)의 출력신호(TVER, TRES)를 선택적으로 입출력 제어부(21)로 전송하는 선택 전송부(25)를 포함하여 구성된다.The BIST 2 is an input / output controller 21 for controlling input / output according to the test control signal TIN in synchronization with the test clock signal TCK, and an input / output controller (according to the mode signal MD of the input / output controller 21). The BIST 2 can perform a normal operation according to the selection transmitter 22 selectively transmitting the command COM of 21 and the command COM selectively transmitted by the selection transmitter 22. A test verifying unit 23 for verifying the presence of a finger, a test unit 24 for testing a memory unit 1 to detect a defective cell, and a test verifying unit 23 and a test unit 24 according to a mode signal MD. And a selection transmitter 25 for selectively transmitting the output signals TVER and TRES to the input / output controller 21.
BORA(3)는 메모리부(1)의 패일 어드레스(FA)를 저장하는 레지스터부(31)와, 테스트 클럭 신호(TCK)에 동기 하여 BIST(2)의 입출력 제어부(21)의 출력신호(RAEN)에 따라 레지스터부(31)의 패일 어드레스(FA)를 이용하여 리페어 해석을 수행하는 리페어 해석부(32)를 포함하여 구성된다.The BORA 3 is a register 31 for storing the fail address FA of the memory 1 and an output signal RAEN of the input / output controller 21 of the BIST 2 in synchronization with the test clock signal TCK. It is configured to include a repair analysis unit 32 for performing a repair analysis by using the fail address (FA) of the register unit 31 according to.
여기서, BIST(2)는 메모리 내부에 구현되어 메모리부(1)의 기능적인 검사를 하고, BORA(3)는 외부 테스트 보드에 장착되어 메모리부(1)의 기능적인 검사를 수행한 이후에, 패일(fail)이 발생한 어드레스(FA)를 레지스터부(31)에 저장하고, 리페어 해석부(32)에 의해 리페어 해석이 수행된다.Here, the BIST (2) is implemented in the memory to perform a functional test of the memory unit 1, BORA (3) is mounted on an external test board after performing a functional test of the memory unit 1, The address FA in which a fail has occurred is stored in the register unit 31, and the repair analysis unit 32 performs repair analysis.
먼저, BIST(2)의 입출력 제어부(21)에 리셋 신호(TRST)가 인가되어 초기 상태가 된다.First, the reset signal TRST is applied to the input / output control unit 21 of the BIST 2 to enter an initial state.
이후에, 제어신호(TIN)가 입력되는데, 제어신호(TIN)의 직렬 입력 중에서 상위 2 비트는 테스트 모드를 설정하는 모드 신호(MD)를 생성한다.Thereafter, the control signal TIN is input, and the upper two bits of the serial input of the control signal TIN generate the mode signal MD for setting the test mode.
즉, 제어신호(TIN)의 상위 2 비트가 "00"이면, 스탠바이 모드가 되며, 모든 동작을 정지시키는 모드 신호(MD)를 출력한다.That is, when the upper two bits of the control signal TIN are "00", the standby mode is entered and the mode signal MD for stopping all operations is output.
제어신호(TIN)의 상위 2 비트가 "11"이면, 테스트 모드가 되며, 모드 신호(MD)에 따라 선택 전송부(22)가 명령(COM)을 테스트부(24)로 전송하여 테스트부(24)가 인에이블 되어 메모리부(1)를 테스트하여 그 테스트 결과(TRES)(패스(pass) 또는 패일(fail))를 모드 신호(MD)에 의해 선택 전송부(25)를 통해 입출력 제어부(21)로 출력한다.If the upper two bits of the control signal TIN are "11", the test mode is set, and the selection transmitter 22 transmits the command COM to the test unit 24 according to the mode signal MD. 24 is enabled and the memory unit 1 is tested, and the test result TRES (pass or fail) is transmitted to the input / output control unit (I) through the selection transfer unit 25 by the mode signal MD. 21)
또한, 메모리부(1)는 패일 셀에 대한 패일 어드레스(FA)를 BORA(3)의 레지스터부(31)에 출력한다.The memory unit 1 also outputs the fail address FA for the fail cell to the register unit 31 of the BORA 3.
입출력 제어부(21)는 테스트 결과(TDEF)를 BORA(3)에 출력하고, 동시에 리페어 해석 인에이블 신호(RAEN)를 BORA(3)로 출력한다.The input / output control unit 21 outputs the test result TDEF to the BORA 3, and simultaneously outputs the repair analysis enable signal RAEN to the BORA 3.
BORA(3)의 리페어 해석부(32)는 리페어 해석 인에이블 신호(RAEN)에 따라 인에이블 되어 레지스터부(31)에 저장된 패일 어드레스(FA)에 대해 리페어 해석을 수행하여 그 결과(TOUT)를 출력한다.The repair analysis section 32 of the BORA 3 is enabled according to the repair analysis enable signal RAEN to perform repair analysis on the fail address FA stored in the register section 31, and the result TOUT is obtained. Output
이때, 리페어 해석부(32)는 리페어 해석 알고리즘에 따라 BIST(2)에서 수행되고 있는 테스트 패턴에 해당하는 패일 어드레스(FA)에 대해 리페어 해석을 수행한다.At this time, the repair analyzing unit 32 performs a repair analysis on the fail address FA corresponding to the test pattern being performed in the BIST 2 according to the repair analysis algorithm.
한편, 제어신호(TIN)의 상위 2 비트가 "01" 또는 "10"이면, 검증 모드가 되며, 모드 신호(MD)에 따라 선택 전송부(22)가 명령(COM)을 테스트 검증부(23)로 전송하여 테스트 검증부(23)가 인에이블 되어 테스트부(24)를 검증하여 그 결과(TVER)(패스(pass) 또는 패일(fail))를 모드 신호(MD)에 의해 제어되는 선택 전송부(25)를 통해 입출력 제어부(21)로 출력한다.On the other hand, when the upper two bits of the control signal TIN are "01" or "10", the verification mode is entered, and the selection transmitter 22 tests the command COM according to the mode signal MD. The test verifier 23 is enabled to verify the test unit 24, and transmits the result TVER (pass or fail) controlled by the mode signal MD. It outputs to the input-output control unit 21 through the unit 25.
입출력 제어부(21)는 검증 결과(TDEF)를 BORA(3)에 출력한다. 따라서, BORA(3)는 검증 결과(TDEF)가 패스되었을 경우 테스트를 수행하고, 패일 되었을 경우, 리셋신호(TRST)를 BIST(2)에 입력한 후, 다시 테스트 검증부(23)로 하여금 테스트부(24)를 검증한다. 이때, 검증 결과(TVER)가 패일 이면 테스트 자체를 수행할 수 없게 된다.The input / output control unit 21 outputs the verification result TDEF to the BORA 3. Therefore, the BORA 3 performs the test when the verification result TDEF passes, and when the failure results in the reset, the test verifier 23 performs the test again after inputting the reset signal TRST to the BIST 2. Verify section 24. At this time, if the verification result (TVER) is a fail, the test itself cannot be performed.
테스트 보드에 구현된 BORA(3)는 검증 모드에서, 테스트 검증부(23)의 검증결과(TVER)가 선택 전송부(25)에 의해 출력신호(TDEF)로 입출력 제어부(21)를 통해 BORA(3)의 리페어 해석부(32)에 입력되면, 리페어 해석부(32)는 검증 결과(TDEF)를 포함하는 출력신호(TOUT)를 출력하여 출력 신호(TOUT)에 따라 테스트를 수행하거나 테스트를 중단한다.In the verification mode, the BORA 3 implemented in the test board includes the verification result TVER of the test verification unit 23 through the input / output control unit 21 as the output signal TDEF by the selection transmission unit 25. When input to the repair analysis unit 32 of 3), the repair analysis unit 32 outputs an output signal TOUT including the verification result TDEF to perform a test or stop the test according to the output signal TOUT. do.
실제 메모리 장치의 테스트 기능과 리페어 해석 기능을 리페어 해석을 포함하는 빌트-아웃 셀프-테스트(built-out self-test; BOST)로 구현할 수도 있지만, 효과적인 테스트 비용 절감을 위해 메모리 테스트 기능(BIST)은 메모리 내부에 구현한다.Although the test and repair analysis functions of physical memory devices can be implemented as built-out self-tests (BOSTs) that include repair analysis, the memory test function (BIST) Implemented in memory.
왜냐하면, 메모리 테스트 기능(BIST)을 테스트 보드 상에 구현하게 되면, 지연 시간에 의한 동작 속도가 저하될 수 있지만, 메모리 테스트 기능(BIST)을 메모리 내부에 구현하였을 경우, 외부의 로우 경로 속도의 테스트 장치를 이용하여, 내부에 클럭 멀티플리어(clock multiplier)를 적용하여 외부 장치의 속도의 한계를 극복할 수 있게 응용할 수 있고, 고가의 고속 테스트 장치를 이용할 필요가 없게 된다.If the memory test function (BIST) is implemented on the test board, the operation speed may be reduced due to the delay time. However, when the memory test function (BIST) is implemented in the memory, an external low path speed test may be performed. Using the device, it is possible to apply a clock multiplier inside to overcome the limitations of the speed of the external device, eliminating the need for expensive high-speed test equipment.
또한, 리페어 해석을 메모리 외부의 테스트 보드 상에 BORA로 구현하였기 때문에, 효과적인 리페어 해석 알고리즘을 적용한 IC 칩을 적용할 수 있게 된다.In addition, since the repair analysis is implemented in BORA on the test board outside the memory, the IC chip to which the effective repair analysis algorithm is applied can be applied.
즉, 메모리마다 각기 다른 리페어 구성을 적용하므로 그 리페어 구성에 맞는 리페어 해석 알고리즘이 필요하기 때문이다.That is, since different repair configurations are applied to each memory, a repair analysis algorithm suitable for the repair configuration is required.
따라서, 리페어 해석을 위한 고가의 장비를 이용할 필요가 없게 된다.Thus, there is no need to use expensive equipment for repair analysis.
이상에서 살펴본 바와 같이, 본 발명에 따른 테스트 회로를 포함하는 반도체 메모리 장치는, 상용 메모리 BIST가 기능적 검증에 의해 패일 어드레스(FA)를 저장하는 레지스터를 외부 BORA를 이용하여 메모리 외부에 적용하고, 리페어 해석을 수행하는 구성도 외부 BORA를 이용하여 메모리 외부에 적용하여 저장 공간 부족(area overhead) 현상을 최소화 할 수 있고, 테스트 비용을 절감시킬 수 있는 효과가 있다.As described above, in the semiconductor memory device including the test circuit according to the present invention, a commercial memory BIST applies a register for storing a fail address FA by external verification using an external BORA and repairs it. The configuration that performs the analysis can also be applied outside the memory using an external BORA to minimize the area overhead and reduce the test cost.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
Claims (4)
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