KR100405176B1 - An Electrical Isolation Method for Single-Crystalline Silicon MEMS Using Localized SOI Structure - Google Patents
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Abstract
본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법에 관한 것으로서, 전극이 형성되는 부분에서, 선택적으로 매몰된 절연층을 형성하여 부분적인 SOI 구조를 구현하고, 부유된 구조물을 지지할 수 있는 전극을 이 부분에 구현하여, 전극을 기판으로부터 전기적으로 절연시키게 된다. 본 발명에 의한 절연 방법에 따르면, 단결정실리콘 웨이퍼 1장을 이용하여, 전극 부분에 선택적인 SOI 도입하여, 고가의 SOI 웨이퍼를 이용하는 것과 같은 효과를 가질 수 있고, 더욱이 SOI 웨이퍼를 이용하는 종래의 절연 방법과는 달리, 단결정실리콘 웨이퍼 1장내에서도 매몰 절연층의 웨이퍼 표면에서부터의 깊이 및 절연층 자체의 위치나 두께 또한 조정이 가능한 장점이 있다. 또한, 본 발명에서는 전극이, 원하는 깊이 및 원하는 두께로 구현된 매몰절연층에 의하여 지지되므로 기계적 신뢰도가 우수하고, 기생 용량이 비교적 작으며, 메사 형태의 전극 구현도 가능한 장점이 있다.An insulating method for a single crystal silicon MEMS according to the present invention, in which an electrode is formed, an optional buried insulating layer is formed to implement a partial SOI structure, and an electrode capable of supporting a floating structure is provided. In part, the electrodes are electrically insulated from the substrate. According to the insulation method according to the present invention, by using a single crystal silicon wafer, selective SOI can be introduced into the electrode portion to have the same effect as using an expensive SOI wafer, and moreover, a conventional insulation method using an SOI wafer. Unlike the single-silicon silicon wafer, the depth of the buried insulating layer from the wafer surface and the position and thickness of the insulating layer itself can also be adjusted. In addition, in the present invention, since the electrode is supported by a buried insulating layer implemented in a desired depth and a desired thickness, the mechanical reliability is excellent, the parasitic capacitance is relatively small, and mesa-type electrodes may be implemented.
Description
본 발명은 단결정실리콘 MEMS에서의 절연 방법에 관한 것으로서, 특히 단결정실리콘 웨이퍼 1장을 이용하여 고가의 SOI 웨이퍼와 같은 효과를 가지는 것을 특징으로 하는 선택적 SOI 구조를 이용한 단결정실리콘 MEMS를 위한 절연 방법에 관한 것이다.The present invention relates to an insulating method in a single crystal silicon MEMS, and more particularly, to an insulating method for a single crystal silicon MEMS using a selective SOI structure, characterized in that it has the same effect as an expensive SOI wafer using one single crystal silicon wafer. will be.
MEMS(Micro Electro Mechanical System) 기법은 실리콘 공정을 이용하여 시스템을 마이크로미터 단위의 정교한 형상으로 실리콘 기판 상에 집적, 형성하는 것으로서, 이는 반도체 소자 제조 기술을 기초로 한다. MEMS 기법으로 제조되는 대표적인 시스템은, 이동 물체의 가속도를 감지하는 실리콘 가속도계, 회전 물체의 회전 속도를 감지하는 각속도계 및 광로 제어가 가능한 광스위치 등이 있다.MEMS (Micro Electro Mechanical System) technology uses a silicon process to integrate and form a system on a silicon substrate in a micrometer-detailed shape, which is based on semiconductor device manufacturing technology. Typical systems manufactured by the MEMS technique include a silicon accelerometer that senses the acceleration of a moving object, an angometer that detects the rotational speed of a rotating object, and an optical switch with optical path control.
최근 MEMS(Micro Electro Mechanical System) 소자의 향상을 위하여 단결정실리콘으로 고형상비 미세 구조물을 제작하기 위한 기술이 활발하게 연구되고 있다. 고형상비의 미세 구조물은 큰 정전 용량을 가지므로 높은 정밀도를 요구하는 센서나 큰 힘을 발생시키는 액튜에이터의 제작을 가능하게 한다. 특히, 단결정실리콘 구조물은 다결정실리콘 등 박막 상태로 증착된 물질을 구조물로 이용하는 경우에 흔히 발생하는 잔류 응력의 문제점 및 응력 구배의 문제점이 없다.Recently, techniques for manufacturing solid-state ratio microstructures with single crystal silicon have been actively studied to improve MEMS (Micro Electro Mechanical System) devices. Microstructures with high aspect ratios have large capacitances, making it possible to fabricate sensors that require high precision or actuators that generate large forces. In particular, the monocrystalline silicon structure does not have the problem of residual stress and stress gradient that are commonly encountered when using a material deposited in a thin film state such as polycrystalline silicon as a structure.
고형상비의 실리콘 미세구조물을 제작하기 위한 종래 기술로는, 표면/몸체가공법에 관한 기술(Surface/Bulk Micromachining, SBM)이 알려져있다(본 출원인의 미국특허 제6,150,275호). SBM 기술에 의하면, 단 한 장의 단결정실리콘으로 구조물을 구현하므로 잔류 응력이나 응력 구배의 문제가 전혀 없으며, SOI(Silicon-on-insulator)나 SOG(Silicon-on-glass) 등의 공정과 같이 웨이퍼 간의 접합을 필요로 하지 않는다.As a conventional technique for producing a solid aspect ratio silicon microstructure, a technique related to the surface / body processing method (Surface / Bulk Micromachining, SBM) is known (US Patent No. 6,150,275 of the applicant). According to SBM technology, there is no problem of residual stress or stress gradient because the structure is realized by only one sheet of single crystal silicon, and between wafers like SOI (Silicon-on-insulator) or SOG (Silicon-on-glass) process No bonding is required.
한편, MEMS 기법에서는 시스템에 필요한 구조물을 실리콘 기판상에 제작하면서 또는 제작한 후에, 구조물에 전기적인 신호를 인가할 수 있는 전극을 형성하여야 한다. 이때 구조물에 형성되는 전극들간은 전기적으로 서로 분리되어야 한다. 이에 따라서, MEMS 기법에 의하여 제조되는 구조물의 일부분을 다른 부분과 전기적으로 분리하여 절연시키는 방법들에 대한 연구가 진행되어왔다.On the other hand, in the MEMS technique, while fabricating a structure required for the system on a silicon substrate or after fabrication, an electrode capable of applying an electrical signal to the structure must be formed. At this time, the electrodes formed on the structure should be electrically separated from each other. Accordingly, researches have been conducted on methods of electrically insulating a portion of a structure manufactured by the MEMS technique from another portion.
본 발명은 이와 같은 MEMS 기법에서의 절연 방법에 관한 것으로서, 구체적으로는, 단결정실리콘 미세구조물에서 전기적인 절연을 이루는 방법에 관한 것이다.The present invention relates to an insulation method in such a MEMS technique, and more particularly, to a method of electrical insulation in a single crystal silicon microstructure.
단결정실리콘 미세구조물에서의 전기적인 절연 방법으로는, p-n 접합을 이용하는 접합 절연 방법, SOI 웨이퍼를 이용하는 절연 방법, 스크림(SCREAM) 절연 방법(미국특허 제5,563,343호), 트렌치 산화물 절연 방법(미국특허 제5,930,595호), 삼중막 절연 방법(본 출원인의 특허출원 제2000-37659호) 및 산화막 기둥을 이용한 절연 방법(본 출원인의 특허출원 제2000-1550호) 등이 있다.Electrical insulation methods for single crystal silicon microstructures include junction insulation methods using pn junctions, insulation methods using SOI wafers, SCREAM insulation methods (US Pat. No. 5,563,343), trench oxide insulation methods (US Pat. 5,930,595), triple layer insulation method (patent application No. 2000-37659 of the applicant), and insulation method using the oxide film pillar (patent application No. 2000-1550 of the applicant).
p-n 접합을 이용하는 접합 절연 방법은, n-타입 또는 p-타입 웨이퍼에 접합 다이오드를 형성한 후, 역방향 전압을 인가하여 기판과 전극을 절연시키는 방법이다. 이 방법에서는 구조물을 제작하기 이전에 절연 공정을 수행할 수 있기 때문에구조물 제작이 용이한 반면에, 접합의 깊이를 깊게 할 수 없으므로, 두께가 두꺼운 구조물의 제작이 불가능한 단점이 있다.A junction insulation method using a p-n junction is a method of insulating a substrate and an electrode by applying a reverse voltage after forming a junction diode on an n-type or p-type wafer. In this method, since the insulation process may be performed before fabricating the structure, the fabrication of the structure is easy. On the other hand, since the depth of the joint cannot be deepened, there is a disadvantage in that the fabrication of a thick structure is impossible.
SOI 웨이퍼를 이용하는 절연 방법은, 웨이퍼의 중간에 웨이퍼 제조공정에서 형성된 절연층을 사용하므로 자동적으로 절연이 이루어지나, SOI 웨이퍼가 일반적으로 사용되는 웨이퍼에 비하여 10배정도 고가라는 문제와, 두 장의 실리콘 웨이퍼 사이에 형성된 절연층에 의한 잔류 응력 문제, 웨이퍼 제조 공정에서 이미 정의된 희생층의 두께와 구조층의 두께를 공정 중에 변경할 수 없는 문제가 있다. 또한, 구조물을 부유시키기 위하여 에칭하여야 하는 절연층의 두께를 크게 제작할 수 없는 문제 뿐만 아니라, 얇은 절연막 두께로 인하여 기생 용량이 큰 문제점이 있다.Insulation method using SOI wafer is automatically insulated because the insulating layer formed in the wafer manufacturing process is used in the middle of the wafer, but SOI wafer is about 10 times more expensive than the wafer which is generally used, and two silicon wafers There is a problem of residual stress caused by the insulating layer formed therebetween, and the thickness of the sacrificial layer and the structure layer previously defined in the wafer manufacturing process cannot be changed during the process. In addition, there is a problem in that the thickness of the insulating layer to be etched in order to float the structure, as well as a large parasitic capacitance due to the thin insulating film thickness.
스크림(SCREAM) 절연 방법(미국특허 제5,563,343호)은, 마이크로머시닝 기법으로 구조물을 제작한 후 PECVD(Plasma Enhanced Chemical Vapor Deposition) 산화물을 이용하여 구조물의 표면을 절연한 후, 금속을 증착하여 전극을 형성하는 방법이다. 이 방법에서 전극간의 절연은 금속의 스텝 커버리지(step coverage)가 좋지 않은 것을 이용하여 구현한다. 공정이 비교적 간단하고, 별도의 사진/식각 공정이 없이 절연이 가능하나, 금속의 스텝 커버리지의 문제로 인하여 종횡비가 높은 구조물에 적용이 어렵다.SCREAM insulation method (U.S. Patent No. 5,563,343) is to fabricate a structure by micromachining technique, insulate the surface of the structure by using PECVD (Plasma Enhanced Chemical Vapor Deposition) oxide, and then deposit the metal to deposit the electrode. How to form. In this method, the insulation between the electrodes is implemented by using a poor step coverage of the metal. Although the process is relatively simple and can be insulated without a separate photo / etch process, it is difficult to apply to a structure having high aspect ratio due to the problem of step coverage of metal.
트렌치 산화물 절연 방법(미국특허 제5,930,595호)은, 실리콘 구조물 U자 모양의 트렌치를 형성하고, 트렌치가 형성된 구조물의 측면에 산화막을 증착하여, 트렌치를 산화물로 채워서 산화물에 의하여 전극으로 사용되는 구조물을 지지하면서 전극 구조물을 기판과 전기적으로 절연시키는 방법이다. 이와 같은 트렌치 산화물분리 방법은 상기한 종래 기술들에 비하여 종횡비가 큰 두꺼운 구조물에도 적용이 가능한 장점이 있으나, 전극의 금속막을 형성하기 위한 별도의 사진/식각 공정이 필요하고, 절연을 위하여, 전극 부분을 실리콘 기판과 분리하여 띄우는 부유 공정과, 구조물 부분에 대한 부유 공정의 두 번의 부유 공정이 필요하다. 또한, 전극 구조물을 지지하기 위하여 전극의 측면에 증착된 절연막을 이용하기 때문에 절연막이 지지되기 위해서 전극과 기판 사이에 절연막이 끼어있는 형태로 제작되어야 하고, 따라서 제조할 수 있는 구조가 제한되며, 특히 'island' 형태의 전극을 제작하는 것이 어려우므로 예를 들어서, 각속도계와 같이 전극의 배치가 복잡한 구조물을 제작하기에 어려운 단점이 있다.Trench oxide isolation method (U.S. Patent No. 5,930,595) forms a silicon structure U-shaped trench, deposits an oxide film on the side of the structure on which the trench is formed, fills the trench with an oxide to form a structure used as an electrode by the oxide. While supporting, the electrode structure is electrically insulated from the substrate. Such a trench oxide separation method has an advantage that it can be applied to a thick structure having a large aspect ratio compared to the above-described conventional techniques, but a separate photo / etch process for forming a metal film of the electrode is required, and for insulating, the electrode part In this case, two floating processes are required, which are separated from the silicon substrate and floated to the structure part. In addition, since the insulating film deposited on the side of the electrode is used to support the electrode structure, the insulating film is sandwiched between the electrode and the substrate in order to support the insulating film, and thus the structure that can be manufactured is limited. Since it is difficult to produce an 'island' type of electrode, for example, it is difficult to produce a structure in which the arrangement of the electrode is complex, such as an angometer.
삼중막 절연 방법(본 출원인의 특허출원 제2000-37659호) 및 산화막 기둥을 이용한 절연 방법(본 출원인의 특허출원 제2000-1550호)은 위와 같은 종래의 절연 방법을 개선한 것으로서, 구체적으로는 삼중막 절연 방법(본 출원인의 특허출원 제2000-37659호)은, 길이가 긴(mesa 형태) 단결정 실리콘 미세구조물에 효과적으로 적용될 수 있으며, 산화막 기둥을 이용한 절연 방법(본 출원인의 특허출원 제2000-1550호)은, 상기 삼중막 절연 방법에 필요한 전극의 금속막을 형성하기 위한 별도의 사진/식각 공정이 필요없으며, 절연을 위하여 전극 부분을 실리콘 기판과 분리하여 띄우는 부유 공정을 단일화할 수 있으며, 절연막이 전극과 기판 사이에 끼어있는 형태로 제작되지 않으므로 'island' 형태의 전극을 제작하는 것이 용이한 특성을 가진다.The triple layer insulation method (the applicant's patent application No. 2000-37659) and the insulation method using the oxide film pillar (the applicant's patent application No. 2000-1550) are an improvement of the conventional insulation method as described above. The triple layer insulation method (Applicant's Patent Application No. 2000-37659) can be effectively applied to a long (mesa form) single crystal silicon microstructure, and an insulation method using an oxide film pillar (Applicant's Patent Application No. 2000-37). No. 1550) does not require a separate photo / etching process for forming the metal film of the electrode required for the triple layer insulation method, and can unify the floating process of separating the electrode part from the silicon substrate for insulation, Since it is not manufactured in the form of being sandwiched between the electrode and the substrate, it is easy to fabricate an 'island' type electrode.
그러나, 삼중막 절연 방법(본 출원인의 특허출원 제2000-37659호)은, 스크림공정과는 달리 옆면의 도전층으로 금속막대신 스텝 커버리지가 좋은 LPCVD 다결정실리콘 박막을 이용하는 방법이다. 이 방법은 고형상비 구조물의 구현 및 메사(mesa) 형태의 전극 구현이 가능하지만 갭(gap)이 큰 구조물에의 적용은 용이하지 않은 특성이 있으며, 산화막 기둥을 이용한 절연 방법(본 출원인의 특허출원 제2000-1550호)은 부유된 전극의 중간 부분에 기판과 연결된 산화막 기둥에 의해서 전극이 지지되는 형태로서 충분한 강성을 가지기 위하여 많은 산화막 기둥을 필요로 한다.However, unlike the scrim process, the triple film insulation method (Applicant's patent application No. 2000-37659) is a method using an LPCVD polycrystalline silicon thin film having good step coverage instead of a metal film as a conductive layer on the side. This method is possible to implement a solid-state ratio structure and mesa-type electrode, but it is not easy to apply to a large gap structure, and an insulation method using an oxide pillar (Applicant's patent application 2000-1550) is a form in which an electrode is supported by an oxide pillar connected to a substrate in a middle portion of a floating electrode, and requires many oxide pillars in order to have sufficient rigidity.
본 발명은 상기한 바와 같은 종래 기술들을 대체할 수 있는 단결정실리콘 MEMS의 절연 방법에 관한 것으로서, 단결정실리콘 웨이퍼 1장을 이용하여 고가의 SOI 웨이퍼를 이용하는 것과 같은 효과를 가질 수 있는 절연 방법을 제공하고자 한다.The present invention relates to an insulating method of a single crystal silicon MEMS that can replace the conventional techniques as described above, and to provide an insulating method that can have the same effect as using an expensive SOI wafer using a single crystal silicon wafer. do.
본 발명은 또한, SOI 웨이퍼를 이용하는 종래의 절연 방법에서와 같이 매몰된 절연층으로 구조물을 전기적으로 분리시키고 기계적으로 지지하는 효과를 가지지만, 종래의 SOI 웨이퍼를 이용하는 방법과 비교해볼 때에 기생 용량이 적은 소자를 구현하는 방법을 제공하고자 한다.The present invention also has the effect of electrically separating and mechanically supporting the structure with a buried insulation layer, as in conventional insulation methods using SOI wafers, but compared to methods using conventional SOI wafers. It is intended to provide a method for implementing fewer devices.
본 발명은 또한, SOI 웨이퍼를 이용하는 종래의 절연 방법과는 달리, 일반적인 (111) 단결정실리콘 웨이퍼 1장내에서 매몰 절연층의 깊이를 원하는 위치에 다양하게 설정할 수 있으며, 이 절연층의 깊이와 두께 또한 조정이 가능한 단결정 실리콘 MEMS를 위한 절연 방법을 제공하고자 한다.Unlike the conventional insulating method using an SOI wafer, the present invention can also set the depth of the buried insulating layer in a desired position in one sheet of a general (111) single crystal silicon wafer, and the depth and thickness of the insulating layer It is intended to provide an isolation method for adjustable single crystal silicon MEMS.
본 발명은 또한, 전극이 웨이퍼 내에 매몰된 절연층에 의하여 지지되어 기계적 신뢰도가 우수하고, 매몰층의 두께를 크게하여 기생 용량이 비교적 작으며, 매몰층의 위치를 원하는 위치에 설정할 수 있으므로 메사 형태의 전극 구현이 용이한 단결정 실리콘 MEMS를 위한 절연 방법을 제공하고자 한다.The present invention also provides a mesa type because the electrode is supported by an insulating layer embedded in the wafer, and thus the mechanical reliability is excellent, the thickness of the investment layer is increased, the parasitic capacitance is relatively small, and the position of the investment layer can be set at a desired position. To provide an isolation method for a single crystal silicon MEMS that is easy to implement the electrode.
도1은 본 발명에 의한 절연 방법을 설명하는 개략도,1 is a schematic diagram illustrating an insulation method according to the present invention;
도2는 본 발명에 의한 절연 방법의 공정도,2 is a process chart of the insulation method according to the present invention;
도3은 본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법을 적용하여 제작된 콤-드라이브 구동기의 SEM 사진,3 is a SEM photograph of a comb-drive driver fabricated by applying an insulation method for single crystal silicon MEMS according to the present invention;
도4는 도3의 콤-드라이브 구동기의 구동 전극 부분의 확대 사진,4 is an enlarged photograph of a drive electrode portion of the comb-drive driver of FIG. 3;
도5는 도3의 콤-드라이브 구동기의 스프링 부분의 확대 사진,5 is an enlarged photograph of the spring portion of the comb-drive driver of FIG. 3;
도6은 본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법을 적용하여 제작된 마이크로 자이로스코프의 SEM 사진,6 is a SEM photograph of a micro gyroscope fabricated by applying an insulation method for single crystal silicon MEMS according to the present invention;
도7은 도6의 마이크로 자이로스코프의 확대 사진,Figure 7 is an enlarged photograph of the micro gyroscope of Figure 6,
도8은 도6의 마이크로 자이로스코프의 전극 부분의 에치홀을 보여주기 더욱 확대한 사진,FIG. 8 is a further enlarged photograph showing an etch hole of an electrode portion of the micro gyroscope of FIG. 6;
도9는 도6의 마이크로 자이로스코프의 전극 부분의 단면 사진,9 is a cross-sectional photograph of an electrode portion of the micro gyroscope of FIG. 6;
도10은 도6의 마이크로 자이로스코프의 트렌치 하부의 확대 사진.FIG. 10 is an enlarged photograph of a lower trench of the micro gyroscope of FIG. 6; FIG.
* 도면의 주요한 부분에 관한 부호의 설명 *Explanation of symbols on major parts of drawing
11, 12, 13, 14 : 전극 및 지지대 21, 22, 23 : 매몰된 절연체11, 12, 13, 14: electrodes and supports 21, 22, 23: buried insulator
상기한 바와 같은 목적을 달성하기 위한 본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법은, 전극이 형성되는 부분에서, 부유된 구조물이 매몰된 절연층위에 제작된 전극 및 지지대에 의하여 지지되도록 하는 부분적인 SOI 구조를 구현하기 위하여, 전극이 형성되는 부분에 에치홀을 패터닝하고, 상기 매몰 절연층의 깊이만큼 에칭하는 단계(a); 표준 SBM 공정에 의하여 상기 전극 부분 하부에서 실리콘 기판을 수평방향으로 에칭하여 전극과 전극 하부의 기판 사이의 간극인 매몰층을 정의하는 첫 번째 SBM 단계(b); 상기 단계(b)에서 정의된 매몰층을 절연막으로 채우는 매몰절연층 형성 단계(c); 및 표준 SBM 공정에 의하여 상기 단계(c)에서 형성된 매몰절연층에 전극 및 지지대를 형성하고 부유된 구조물을 구현하는 두 번째 SBM 단계(d)를 포함하는 것임을 특징으로 한다.Insulation method for a single crystal silicon MEMS according to the present invention for achieving the object as described above, in the part where the electrode is formed, the partial structure such that the floating structure is supported by the electrode and the support fabricated on the buried insulation layer Patterning an etch hole in a portion where an electrode is formed, and etching the depth of the buried insulating layer to implement an SOI structure; A first SBM step (b) of horizontally etching a silicon substrate under the electrode portion by a standard SBM process to define an investment layer, which is a gap between the electrode and the substrate under the electrode; Forming a buried insulating layer (c) filling the buried layer defined in step (b) with an insulating film; And a second SBM step (d) of forming an electrode and a support on the buried insulating layer formed in the step (c) by a standard SBM process and implementing a floating structure.
이하에서 첨부된 도면을 참조하면서 본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법을 상세하게 설명한다.Hereinafter, an insulation method for a single crystal silicon MEMS according to the present invention will be described in detail with reference to the accompanying drawings.
도1은 본 발명에 의한 절연 방법을 설명하는 개략도이다. 도1에서 보이는 바와 같이, 본 발명에 의한 절연 방법에 의하면, 전극 및 지지대가 형성되는 부분에서, 전극 및 지지대(11,12,13,14)가 매몰된 절연층(21,22,23)에 의하여 지지되도록하는 부분적인 SOI 구조를 구현하여, 전극을 기판으로부터 전기적인 절연시키게 된다.1 is a schematic diagram illustrating an insulation method according to the present invention. As shown in Fig. 1, according to the insulating method according to the present invention, the electrode and the support (11, 12, 13, 14) is buried in the insulating layer (21, 22, 23) where the electrode and the support are formed By implementing a partial SOI structure to be supported by it, the electrode is electrically insulated from the substrate.
도2는 본 발명에 의한 절연 방법의 공정도이다.2 is a process chart of the insulation method according to the present invention.
도2에 도시된 본 발명에 의한 실시예에서는, 저-저항 (111) 실리콘 웨이퍼를 이용하였다. 먼저, 전극 부분에 에치홀을 패터닝한 후, 도2a와 같이 실리콘 딥(deep) 반응성 이온 식각(Reactive Ion Etching, RIE)을 수행하여 매몰 절연막의 깊이를 정의한다. 이때, 전기적인 절연을 구현하기 위하여, 매몰 절연막의 깊이는 도1로부터 알 수 있는 바와 같이, 전극의 두께 및 최종 제작되는 부유될 구조물의 희생층의 깊이보다는 깊어야 한다.In the embodiment according to the present invention shown in Fig. 2, a low-resistance (111) silicon wafer is used. First, after etching the etch hole in the electrode portion, as shown in FIG. 2A, silicon deep reactive ion etching (RIE) is performed to define the depth of the buried insulating film. At this time, in order to realize electrical insulation, the depth of the buried insulating film must be deeper than the thickness of the electrode and the depth of the sacrificial layer of the structure to be finally produced as can be seen from FIG.
다음 공정은, 표준 SBM 공정으로서, 도2b, 도2c 및 도2d에서 보이는 바와 같이, 옆면 보호막을 증착하고, 매몰 절연막의 두께를 실리콘 RIE로 정의한 후, 알칼리성 용액에서 습식 식각하여 전극 부분의 하부를 수평으로 에칭한다.The next process is a standard SBM process, as shown in Figs. 2B, 2C and 2D, depositing a side protective film, defining the thickness of the buried insulating film as silicon RIE, and wet etching in an alkaline solution to wet the lower part of the electrode part. Etch horizontally.
그런 다음, 도2e에서 보이는 바와 같이, 옆면 보호막과 식각 마스크를 제거하고, 도2f에서 보이는 바와 같이, 부유된 전극과 기판 사이의 간극을 절연막으로 채운다. 이 단계에서 부분적인 SOI 구조를 가지는 웨이퍼가 구현된다. 이 때에 절연막을 채우는데에는 스텝커버리지가 우수한 LPCVD 산화막이나 저응력 LPCVD 질화막을 이용하는 것이 바람직하다. 본 실시예에서는, 약 3000Å의 열산화막을 먼저 성장시키고 약 2.3㎛의 LPCVD 다결정실리콘으로 남은 간극을 채워서 약 5.2㎛ 두께의 매몰절연층을 구현하였다. 또한, 다결정실리콘을 대신하여 LPCVD 산화막 또는 질화막을 사용하는 것도 가능하고, 간극이 매우 작은 경우에는 열산화막만으로 간극을 채울 수도 있다. 본 발명에서는, 이 단계에서의 절연막으로서, LPCVD 산화막, LPCVD 질화막, LPCVD 다결정실리콘막, 열산화막, PECVD 산화막, PECVD 질화막, PECVD TEOS막, PECVD PSG막, APCVD PSG막 중 하나 또는 이 중에서 선택된 둘 이상의 조합을 사용할 수 있다(주: LPCVD: Low Pressure Chemical Vapor Deposition, PECVD: Plasma Enhanced Chemical Vapor Deposition, APCVD: Atmospheric Pressure Chemical Vapor Deposition, TEOS: TetraEthylOrthoSilicate, PSG: Phosphor Silicate Glass).Then, as shown in Fig. 2E, the side protective film and the etching mask are removed, and as shown in Fig. 2F, the gap between the floating electrode and the substrate is filled with an insulating film. In this step, a wafer having a partial SOI structure is implemented. At this time, it is preferable to use an LPCVD oxide film or a low stress LPCVD nitride film having excellent step coverage for filling the insulating film. In this embodiment, about 3000 micrometers of thermal oxide film was first grown, and a buried insulating layer having a thickness of about 5.2 µm was realized by filling the remaining gap with about 2.3 µm of LPCVD polycrystalline silicon. It is also possible to use an LPCVD oxide film or a nitride film in place of the polycrystalline silicon, and when the gap is very small, the gap may be filled with only the thermal oxide film. In the present invention, as the insulating film in this step, one or more selected from among LPCVD oxide film, LPCVD nitride film, LPCVD polycrystalline silicon film, thermal oxide film, PECVD oxide film, PECVD nitride film, PECVD TEOS film, PECVD PSG film and APCVD PSG film Combinations can be used (Note: LPCVD: Low Pressure Chemical Vapor Deposition, PECVD: Plasma Enhanced Chemical Vapor Deposition, APCVD: Atmospheric Pressure Chemical Vapor Deposition, TEOS: TetraEthylOrthoSilicate, PSG: Phosphor Silicate Glass).
다음은 두 번째 SBM 공정으로서, 도2g에서 보이는 바와 같이 최종 구조물 부분에 다시 SBM 공정을 수행하여 구조물을 부유시킨다. 즉, 이 단계는 표준 SBM 공정에 의하여 상기 단계에서 구현된 부분적인 SOI 구조 위에 제작된 전극을 지지대로 하는 부유된 최종 구조물을 구현한다. 마지막으로, 도2h에서 보이는 바와 같이 산화막 에치마스크를 제거함에 의하여, 전극 부분이 매몰된 절연층에 의하여 지지되고, 매몰된 절연층에 의하여 기판으로부터 전기적으로 절연된 구조물을 얻을 수 있다.Next, as the second SBM process, as shown in FIG. 2G, the structure is suspended by performing the SBM process again on the final structure part. That is, this step implements a floating final structure that supports the electrode fabricated on the partial SOI structure implemented in the step by standard SBM processes. Finally, as shown in Fig. 2H, by removing the oxide film etch mask, it is possible to obtain a structure in which the electrode portion is supported by the embedded insulating layer and electrically insulated from the substrate by the embedded insulating layer.
도3은 본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법을 적용하여 제작된 콤-드라이브 구동기의 SEM 사진이고, 도4는 도3의 콤-드라이브 구동기의 구동 전극 부분의 확대 사진이고, 도5는 스프링 부분의 확대 사진이다. 도3 내지 도5에서, 에치홀 부분에 채워진 다결정실리콘이 부분적으로 없어진 부분은 최종 구조물 제작 단계의 일부인 실리콘 식각 공정시에 식각된 것이다. 여기서 다결정실리콘을 LPCVD 산화막이나 저응력 질화막으로 대체할 경우 이러한 현상은 나타나지 않는다.한편, 부유된 전극은 하부로부터 선택적 SOI 구조의 매몰절연층으로 지지되어 있기 때문에 이와 같은 현상은 구조물의 특성에는 영향을 주지 않는다.FIG. 3 is a SEM photograph of a comb-drive driver fabricated by applying an insulation method for single crystal silicon MEMS according to the present invention, FIG. 4 is an enlarged photograph of a drive electrode part of the comb-drive driver of FIG. 3, and FIG. It is an enlarged photograph of the spring part. 3 to 5, the portion of the polysilicon filled in the etch hole portion is partially etched during the silicon etching process as part of the final structure fabrication step. This phenomenon does not occur when the polysilicon is replaced with an LPCVD oxide film or a low stress nitride film. On the other hand, since the floating electrode is supported by a buried insulating layer of a selective SOI structure from the bottom, such a phenomenon affects the characteristics of the structure. Do not give.
도6은 본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법을 적용하여 제작된 마이크로 자이로스코프의 SEM 사진이고, 도7은 도6의 확대 사진이고, 도8은 전극 부분의 에치홀을 보여주기 더욱 확대한 사진이고, 도9는 전극 부분의 단면 사진이고, 도10은 트렌치 하부의 확대 사진이다. 도9 및 도10에서 보이는 바와 같이, 에치홀이 다결정실리콘으로 완전히 채워져 있으며, 매몰된 절연막 층의 두께가 매우 균일하게 정의되어 있는 것을 알 수 있다. 여기서 채워진 다결정실리콘 사이에 작은 키 홀(key hole)이 있음을 알 수 있으나, 상부와 하부에서 증착된 이러한 다결정실리콘막들은 충분한 접합률을 보이고 있기 때문에 이 형상은 구조물에 영향을 주지 않는다.FIG. 6 is a SEM photograph of a micro gyroscope fabricated by applying an insulation method for a single crystal silicon MEMS according to the present invention, FIG. 7 is an enlarged photograph of FIG. 6, and FIG. 8 is an enlarged view showing an etch hole of an electrode portion. 9 is a cross-sectional picture of the electrode portion, and FIG. 10 is an enlarged picture of the lower portion of the trench. As shown in Figs. 9 and 10, it can be seen that the etch holes are completely filled with polycrystalline silicon, and the thickness of the buried insulating layer is very uniformly defined. It can be seen that there is a small key hole between the filled polysilicon, but this shape does not affect the structure because these polysilicon films deposited at the top and bottom show sufficient bonding rate.
본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법을 적용하여 제작된 콤-드라이브 구동기와 마이크로 자이로스코프의 구동 실험을 수행하였다.Driving experiments of a comb-drive driver and a micro gyroscope fabricated by applying the insulation method for the single crystal silicon MEMS according to the present invention were performed.
상압에서 수행한 구동 실험 결과, 10.6㎑의 공진 주파수를 가지는 콤-드라이브 구동기는 14V의 DC 바이어스 전압과 14Vp_p의 AC 전압에서 약 4㎛의 변위를 나타내었다. 또한 3.9㎑의 공진주파수를 갖는 마이크로 자이로스코프는 20V의 DC 바이어스 전압과 20Vp_p의 AC 전압에서 약 8㎛의 변위를 나타내었다.As a result of the driving test performed at normal pressure, the comb-drive driver having a resonant frequency of 10.6 kHz exhibited a displacement of about 4 μm at a DC bias voltage of 14V and an AC voltage of 14V p_p . In addition, the micro gyroscope with a resonant frequency of 3.9 kHz showed a displacement of about 8 μm at a DC bias voltage of 20 V and an AC voltage of 20 V p_p .
다음의 표 1은 종래의 절연 방법들과 본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법의 성능을 비교한 표이다.Table 1 below is a table comparing the performance of the conventional method and the insulation method for a single crystal silicon MEMS according to the present invention.
기생 정전 용량은, 100㎛×100㎛ 패드 크기에 대한 것임.Parasitic capacitances are for 100 μm × 100 μm pad sizes.
이상에서 살펴본 바와 같이, 본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법은, 전극이 형성되는 부분에서, 선택적으로 매몰된 절연층을 형성하여 부분적인 SOI 구조를 구현하고, 부유된 구조물을 지지할 수 있는 전극을 이 부분에 구현하여, 전극을 기판으로부터 전기적으로 절연시키게 된다. 본 발명에 의한 절연 방법에 따르면, 단결정실리콘 웨이퍼 1장을 이용하여, 전극 부분에 선택적인 SOI 도입하여, 고가의 SOI 웨이퍼를 이용하는 것과 같은 효과를 가질 수 있고, 더욱이 SOI 웨이퍼를 이용하는 종래의 절연 방법과는 달리, 단결정실리콘 웨이퍼 1장내에서도 매몰 절연층의 웨이퍼 표면에서부터의 깊이 및 절연층 자체의 위치나 두께 또한 조정이 가능한 장점이 있다. 또한, 본 발명에서는 전극이 원하는 깊이 및 원하는 두께로 구현된 매몰절연층에 의하여 지지되므로 기계적 신뢰도가 우수하고, 기생 용량이 비교적 작으며, 메사 형태의 전극 구현도 가능한 장점이 있다. 또한,As described above, the insulation method for the single crystal silicon MEMS according to the present invention may form a partially buried insulation layer at a portion where an electrode is formed to implement a partial SOI structure and support a floating structure. An electrode can be implemented in this section to electrically insulate the electrode from the substrate. According to the insulation method according to the present invention, by using a single crystal silicon wafer, selective SOI can be introduced into the electrode portion to have the same effect as using an expensive SOI wafer, and moreover, a conventional insulation method using an SOI wafer. Unlike the single-silicon silicon wafer, the depth of the buried insulating layer from the wafer surface and the position and thickness of the insulating layer itself can also be adjusted. In addition, in the present invention, since the electrode is supported by a buried insulating layer implemented in a desired depth and a desired thickness, the mechanical reliability is excellent, the parasitic capacitance is relatively small, and mesa-type electrodes can be implemented. Also,
본 발명에 의한 단결정실리콘 MEMS를 위한 절연 방법은, 자이로스코프 등 고성등 IMU 소자나 광 스위칭 등 광학 소자 및 기타 고형상비의 MEMS 구조에 효과적으로 적용될 수 있다.The insulation method for single crystal silicon MEMS according to the present invention can be effectively applied to high-performance IMU devices such as gyroscopes, optical devices such as optical switching, and other solid-state ratio MEMS structures.
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