KR100401534B1 - Detection method of esd damage position - Google Patents

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KR100401534B1 KR1019970044911A KR19970044911A KR100401534B1 KR 100401534 B1 KR100401534 B1 KR 100401534B1 KR 1019970044911 A KR1019970044911 A KR 1019970044911A KR 19970044911 A KR19970044911 A KR 19970044911A KR 100401534 B1 KR100401534 B1 KR 100401534B1
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Abstract

PURPOSE: A method for detecting the position of ESD(ElectroStatic Discharge) damage is provided to minimize damage due to over etch by using an emission microscope and SEM(Scanning Electron Microscope). CONSTITUTION: An ESD stress is applied to a semiconductor chip with a package structure. A portion of the package structure is removed. A window is formed to expose a damage forming portion by etching the semiconductor chip using an FIB(Focused Ion Beam). A photon generation position detects by using an emission microscope. When the photon detects, an ESD damage position(16) in a semiconductor substrate detects by using SEM.

Description

ESD 손상 위치 검출 방법How to Detect ESD Damage

본 발명은 반도체 소자의 테스트 방법에 관한 것으로써, 보다 구체적으로는 고전압 정전기에 의해 손상된 정전기 방지용 회로에서 발생하는 누설전류 발생 위치 추적을 통해 반도체 소자의 ESD 손상 위치를 검출하는 방법에 관한 것이다.The present invention relates to a method for testing a semiconductor device, and more particularly, to a method for detecting an ESD damage location of a semiconductor device by tracking leakage current generation positions generated in an antistatic circuit damaged by high voltage static electricity.

일반적으로 반도체 소자는 수 볼트 내외의 전압으로 동작하도록 설계되어 진다. 그러나 사용도중 반도체 소자의 외부에서 발생한 높은 전압, 예를 들어 사용자의 몸, 반도체 소자를 사용하는 기기 또는 완전하게 접지되지 않은 테스트기로부터 발생되는 정전기로 인한 전압이 반도체 소자의 내부로 인가되어진다. 즉, 외부로부터 인가되어지는 수백에서 수천 볼트의 고전압 정전기로 인해 반도체 소자가 파괴되는 현상이 발생한다.In general, semiconductor devices are designed to operate at voltages of about a few volts. However, during use, a high voltage generated outside the semiconductor device, for example, a user's body, a voltage due to static electricity generated from a device using the semiconductor device, or a tester that is not completely grounded, is applied to the inside of the semiconductor device. That is, the semiconductor device is destroyed by the high voltage static electricity of hundreds to thousands of volts applied from the outside.

상기한 정전기로 인한 손상를 방지하기 위하여 반도체 소자 내부에 정전기 방지용 회로를 구비하게 되었다.In order to prevent damage caused by the static electricity, an antistatic circuit is provided inside the semiconductor device.

또한 정전기로 인한 반도체 소자의 손상를 검출하기 위한 ESD(Electrostatic Discharge 이하 ESD) 손상 검출 방법으로, 에미션 마이크로스코우프(Emission Microscope)에 의해 누설 전류가 발생되는 부분을 검출하는 방법과, 실리콘 기판에 이르도록 반도체 소자의 각 층을 제거하면서 SEM(Scanning Electron Micoscope)으로 소자가 손상된 부분을 검출하는 방법이 제안되었다.Electrostatic Discharge (ESD) damage detection method for detecting damages to semiconductor devices due to static electricity, including a method for detecting a portion of leakage current generated by an emission microscope and a silicon substrate In order to remove each layer of the semiconductor device, a method of detecting a damaged part with a scanning electron microscope (SEM) has been proposed.

에미션 마이크로스코우프를 사용하는 방법은 ESD 스트레스를 인가하여, ESD 스트레스에 의해 발생한 광자(Phone)를 감지하여 손상이 발생한 위치를 검출하는 것이다. 이는 손상이 발생한 상부에 위치한 금속 배선층의 영향을 받아 광자가 검출되지 않거나, 금속 배선층이 형성되지 않는 부위로 광자가 비껴 나오게 되므로 정확한 손상의 위치를 검출하는 데 어려움이 있다. 특히 1 ㎂ 이하의 매우 낮은 누설 전류의 검출이 불가능하였다.The method using the emission microscope is to apply ESD stress to detect a photon (Phone) caused by the ESD stress to detect the location of the damage. This is difficult to detect the exact location of the damage because the photons are emitted to the site where the photo wiring is not detected or the metal wiring layer is not formed due to the influence of the metal wiring layer positioned on the damaged portion. In particular, detection of very low leakage currents of less than 1 mA was not possible.

또한 SEM을 이용한 검출방법은, 반도체 소자의 각 층을 제거하게 되므로, SEM분석 도중 에미션 마이크로스코우프 등의 전기적 분석이 불가능하다. 또한 1 ㎂ 이하의 매우 낮은 누설 전류는 소자의 물리적인 손상으로 나타나지 않을 수도 있고, 각 층의 제거 과정에서 과도 식각으로 인한 반도체 소자의 손상 가능성이 있다. 또한 칩 전체에 대하여 각 층을 제거하므로써 반도체 소자가 많은 부분 손상되며, 검출 시간이 길다는 문제점을 갖는다.In addition, in the detection method using the SEM, since each layer of the semiconductor device is removed, electrical analysis of the emission microscope and the like is impossible during the SEM analysis. In addition, very low leakage currents of less than 1 mA may not appear as physical damage to the device, and there is a possibility of damage to the semiconductor device due to overetching during the removal of each layer. In addition, by removing each layer of the entire chip, a large portion of the semiconductor element is damaged and a problem that the detection time is long.

본 발명은, 단선이 되지 않는 범위내에서 ESD 손상이 예상되는 위치 상부에 존재하는 금속 배선층을 제거하여, 에미션 마이크로스코우프 방법으로 손상 위치를 검출한 뒤, 손상이 발견될 경우에만 SEM 방법으로 손상이 발생한 정확한 위치를 검출하므로써, 소자의 손상을 최소화하고 매우 낮은 누설 전류를 일으키는 손상 위치 또한 검출할 수 있는 방법을 제공하는 것을 목적으로 한다.The present invention, by removing the metal wiring layer existing on the position where the ESD damage is expected within the range that is not disconnected, by detecting the damage position by the emission microscope method, the SEM method only when the damage is found By detecting the exact location of the damage, the object is to provide a way to minimize the damage of the device and also to detect the damage location that causes very low leakage current.

도1은 패키징된 반도체 소자에 ESD 스트레스를 인가하는 사시도.1 is a perspective view of applying an ESD stress to a packaged semiconductor device.

도2는 패키지 구조물의 일부 제거한 상태를 나타내는 반도체 소자의 사시도.2 is a perspective view of a semiconductor device showing a state in which a portion of a package structure is removed.

도3은 패키지 구조물이 제거된 부위의 반도체 칩 일부의 배치도.3 is a layout view of a portion of a semiconductor chip at a portion where a package structure is removed.

도4는 도3의 A-A'의 단면도.4 is a cross-sectional view taken along the line AA 'of FIG.

도5는 도3에 도시된 반도체 칩에 대하여 에미션 마이크로스코우프를 이용하여 손상 위치 검출을 실시한 단면도.FIG. 5 is a cross-sectional view of damage location detection using an emission microscope with respect to the semiconductor chip shown in FIG. 3; FIG.

도6는 에미션 마이크로스코우프상에 표시된 손상 위치를 나타낸 상태도.Fig. 6 is a state diagram showing the damage position indicated on the emission microscope.

도7은 SEM에 의한 ESD손상 위치 검출을 나타낸 단면도.Fig. 7 is a sectional view showing detection of ESD damage by SEM.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 : 패키지 2 : ESD스트레스 인가용 핀1: Package 2: ESD stress applying pin

3 : 반도체 칩 4 : 패시베이션3: semiconductor chip 4: passivation

5 : 제2 메탈층 6 : 층간 산화막5: second metal layer 6: interlayer oxide film

7 : 제1 메탈층 8 : 제1 산화막7: first metal layer 8: first oxide film

9 : 게이트 전극 10 : 제1 도전형 확산층9 gate electrode 10 first conductivity type diffusion layer

11 : 폴리 콘택 12 : 제2 도전형 웰11: poly contact 12: second conductivity type well

13 : 기판 15 : 광자13: substrate 15: photon

16 : ESD 손상부16: ESD damage

ESD 방지용 회로를 포함하는 반도체 소자에 ESD스트레스를 인가하고, 반도체소자를 봉지하는 패키지 구조물을 제거한 후, ESD 방지용 회로내에서 ESD 손상이 예상되는 부분의 상부에 형성된 금속 배선층을 제거한다. 이때, 금속 배선층이 단선이 되지 않도록 하고, ESD손상이 예상되는 부분의 상부 금속 배선층이 제거되어 지도록 빔 접속 장치(Focused Ion Beam 이하 FIB)를 사용하여, 윈도부를 형성한다. 에미션 마이크로스코우프를 사용하여 ESD 손상 위치로부터 발생하는 누설 전류에 의한 광자를 상기 윈도우를 통해 검출한다. 광자가 검출되지 않으면 ESD 손상이 예상되는 다른 부분에 대해 윈도우를 형성하고, 에미션 마이크로 스코우프를 사용하여 발생된 광자를 검출하도록 한다. 광자가 검출되면, 손상된 정확한 위치를 검출하기 위하여, 광자가 검출된 주위에 대하여 집중적으로 즉, 윈도우가 형성된 영역 하부의 반도체 기판을 노출시킨 상태에서 SEM을 이용하여 반도체 기판의 손상을 검사한다.After the ESD stress is applied to the semiconductor device including the ESD protection circuit, the package structure encapsulating the semiconductor device is removed, and the metal wiring layer formed on the upper portion of the ESD protection circuit in the ESD protection circuit is removed. At this time, a window portion is formed by using a beam connecting device (FIB below Focused Ion Beam) so that the metal wiring layer is not disconnected and the upper metal wiring layer of the portion where ESD damage is expected is removed. An emission microscope is used to detect photons through the window due to leakage currents from the ESD damage locations. If no photons are detected, windows are created for other areas where ESD damage is expected, and an emission microscope is used to detect the generated photons. When a photon is detected, damage of the semiconductor substrate is inspected using a SEM while focusing on the surroundings where the photon is detected, i.e., exposing the semiconductor substrate below the region where the window is formed, in order to detect the exact location of the damage.

상기한 방법에 따르면 에미션 마이크로스코우프 방법의 단점, 즉 ESD 손상이 예상되는 영역의 상부에 존재하는 금속 배선층으로 인한 문제를 ESD 스트레스의 인가가 가능하도록 단선이 되지 않는 범위내에서 금속 배선층을 제거하므로써 정확한 손상 위치 검출이 가능하다.According to the method described above, the metal wiring layer is removed within a range in which the disadvantage of the emission microscope method, that is, the problem caused by the metal wiring layer existing on the top of the area where the ESD damage is expected, is not disconnected to allow the application of the ESD stress. Thus, accurate damage position detection is possible.

금속 배선이 단선 되지 않은 상태이므로 손상 여부의 분석도중에도 다른 전기적 테스트가 가능하며, SEM 검출을 위해 ESD 손상 지역의 각 층을 제거하므로써 반도체 칩 전체에 행하여지던 SEM에서의 문제점, 예를 들면 과도식각에 의한 반도체 칩의 손상 등을 최소화하여 ESD 손상 위치 검출의 정확성을 향상시키게 된다.Since the metal wiring is not disconnected, other electrical tests are possible during the analysis of the damage, and the problem in the SEM, which is performed over the semiconductor chip by removing each layer of the ESD damaged area for SEM detection, for example, overetching By minimizing the damage of the semiconductor chip by the like, it is possible to improve the accuracy of the ESD damage detection.

[실시예]EXAMPLE

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저 도1에 도시된 바와 같이 ESD 방지용 회로를 포함하는 반도체 칩을 봉지하는 패키지 구조물(1)로 패키징된 반도체 소자에 ESD 스트레스를 인가한다. 이어 기계적인 드릴링(drilling)과 HNO3와 NOx를 혼합한 용액을 이용하여 도2에 도시된 바와 같이 반도체 칩(3)을 덮고 있는 패키지 구조물(1)을 제거한다.First, as shown in FIG. 1, an ESD stress is applied to a semiconductor device packaged into a package structure 1 encapsulating a semiconductor chip including an ESD protection circuit. Subsequently, the package structure 1 covering the semiconductor chip 3 is removed using mechanical drilling and a solution of HNO 3 and NOx as shown in FIG. 2.

이어 에미션 마이크로스코우프를 사용하여 ESD손상 위치를 검출한다.An emission microscope is then used to detect the location of the ESD damage.

본 발명에 따라 패키지 구조물이 제거된 반도체 칩(3)의 배치도인 도3와, 도3의 A-A'의 단면도인 도4를 참조하여 설명하면 다음과 같다.Referring to FIG. 3, which is a layout view of the semiconductor chip 3 from which the package structure is removed, and FIG. 4, which is a cross-sectional view of A-A 'of FIG. 3, as follows.

제1 도전형의 확산 영역(10)을 갖는 반도체 기판(13)상에 형성된 게이트 절연막 상부의 게이트 전극(9)과 상기 제1 도전형의 확산 영역(10)에 접속된 폴리 콘택(11)의 상부에 형성된 제1 산화막(8)과, 제1 산화막(8) 상부의 다층 금속 배선층인 제1 및 제2 메탈층(5,7) 및 다층의 금속 배선층 간의 절연을 위한 층간 산화막(6)과, 반도체 칩을 보호하는 패시베이션층(4)이 형성된 ESD 방지용 회로를 포함하는 반도체 칩에 도3에 도시된 것 처럼 금속 배선층(5,7)이 단선되지 않는 범위로 윈도우(WIN)을 형성한다.The gate electrode 9 on the gate insulating film formed on the semiconductor substrate 13 having the first conductivity type diffusion region 10 and the poly contact 11 connected to the diffusion region 10 of the first conductivity type. An interlayer oxide film 6 for insulation between the first oxide film 8 formed on the upper layer, the first and second metal layers 5 and 7, which are the multilayer metal wiring layers on the first oxide film 8, and the multilayer metal wiring layer; As shown in FIG. 3, the window WIN is formed in a range in which the metal wiring layers 5 and 7 are not disconnected, as shown in FIG. 3, in the semiconductor chip including the ESD protection circuit on which the passivation layer 4 protecting the semiconductor chip is formed.

윈도우(WIN) 형성에 있어서, ESD 스트레스가 집중되어 소자가 파괴되는 취약 지역, 예를 들어 게이트 전극(9)과, 전원 전압이 인가되는 경로인 폴리 콘택(11)정션부를 덮고 있는 패실베이션층(4) 제2 메탈층(5)과, 층간 산화막(6), 제1메탈층(7)을 차례로 제거한다. 이때 윈도우(WIN)는 10×10㎛ 이내로 창 면적을 최소로하여 금속 배선이 단선 되지 않도록하고, FIB에 의한 25KV 내지 35KV, 바람직하게는 30KV의 Ga+의 이온 빔을 사용하여 형성된다.In the formation of the window WIN, a passivation layer covering a vulnerable region in which the ESD stress is concentrated to destroy the device, for example, the gate electrode 9 and the junction of the poly contact 11 which is a path through which the power voltage is applied ( 4) The second metal layer 5, the interlayer oxide film 6, and the first metal layer 7 are sequentially removed. At this time, the window WIN is formed by using a Ga + ion beam of 25KV to 35KV, preferably 30KV by FIB to minimize the window area within 10 × 10 μm to prevent disconnection of the metal wiring.

윈도우(WIN) 형성 범위내의 패시베이션층(4)과, 금속 배선충의 절연을 위한 층간 산화막(6)은 XeF2가스와, FIB에 의한 3000pA 내지 400pA 바람직하게는 350pA의 Ga+이온빔으로 식각된다. 또한 금속 배선층(5,7)은 I2가스와 FIB에 의한 300pA 내지 400pA 바람직하게는 350pA의 Ga+이온빔으로 식각된다.The passivation layer 4 within the window WIN formation range and the interlayer oxide film 6 for insulation of the metal wiring worm are etched with XeF 2 gas and 3000pA to 400pA, preferably 350pA, Ga + ion beam by FIB. In addition, the metal wiring layers 5 and 7 are etched with a Ga + ion beam of 300 pA to 400 pA, preferably 350 pA, by I 2 gas and FIB.

도5에 도시된 바와 같이 식각된 반도체 칩에 대하여, 에미션 마이크로스코우프를 사용하여 상기 폴리 콘택(11)의 정션부에 바이어스를 인가하면서 누설 전류에 의한 광자(15)가 방출되는지를 관찰한다.With respect to the etched semiconductor chip as shown in Fig. 5, an emission microscope is used to apply a bias to the junction of the poly contact 11 to observe whether photons 15 due to leakage current are emitted. .

만약 광자(15)가 방출되지 않으면, ESD 손상이 예측되는 다른 부분에 대하여 상기한 과정을 반복하여 수행하거나 에미션 마이크로스코우프의 파워를 증가시켜 재측정하도록 한다.If the photon 15 is not emitted, repeat the above procedure for the other parts where ESD damage is expected, or increase the power of the emission microscope to re-measure it.

한편, ESD 손상이 발생한 위치에서는 누설전류가 발생하게 되며, 이 누설전류에 의해 광자(15)가 방출되므로, 도6에 도시된 바와 같이 에미션 마이크로스코우프 상에 ESD 손상 위치가 확인된다.On the other hand, the leakage current is generated at the position where the ESD damage occurs, the photon 15 is emitted by this leakage current, the ESD damage position is confirmed on the emission microscope as shown in FIG.

이어 도7에 도시된 바와 같이 SEM을 이용하여 ESD손상 위치를 정확하게 검출하기 위해 제1 산화막(8)과, 게이트 전극(9)과, 폴리 콘택(11)을 제거한다. 우선제1 산화막(8)의 식각은 HF용액을 사용하고, 게이트 전극(9)과 폴리 콘택(11)의 식각은 HF와 HNO3의 용액을 혼합한 용액을 사용하여, 반도체 기판이 노출될 때까지 식각한다. 이어 SEM으로 ESD 손상 부위(16)를 검출하도록 한다.Then, as shown in FIG. 7, the first oxide film 8, the gate electrode 9, and the poly contact 11 are removed to accurately detect the ESD damage position using the SEM. First, when the semiconductor substrate is exposed, the first oxide film 8 is etched using HF solution and the gate electrode 9 and poly contact 11 are etched using a mixture of HF and HNO 3 . Etch until The SEM damage site 16 is then detected by SEM.

상기한 방법에 의하면 에미션 마이크로스코우프로 불량을 검출한 상태에서 SEM을 이용한 불량을 검출하므로써 정확하고, 매우 낮은 누설전류의 발생 위치를 검출하는 성공률을 높이고, 전체 반도체 칩에 대한 손상을 최소화할 수 있다.According to the above method, by detecting the defect using the SEM while detecting the defect with the emission microscope, it is possible to increase the success rate of detecting the accurate and very low leakage current location and to minimize the damage to the entire semiconductor chip. Can be.

상기한 방법에 의한 ESD 손상 위치 검출 방법에 의하면 FIB를 이용하여 손상이 예상되는 부분의 일부 금속층을 제거하므로써 정확한 불량 검출 분석이 가능하다. 또한 금속 배선이 단선되지 않도록 하므로써 금속 배선의 동작이 가능하여 ESD 손상 위치를 검출하는 과정에서 다른 전기적 테스트를 동시에 실시할 수 있다.According to the ESD damage location detection method according to the above method, accurate failure detection analysis is possible by removing a part of the metal layer in which damage is expected by using the FIB. In addition, the metal wiring can be operated by preventing the metal wiring from being disconnected, so that other electrical tests can be performed simultaneously in the process of detecting the ESD damage position.

게다가 에미션 마이크로스코우프를 통하여 손상이 발견된 부분에 대하여만 SEM을 이용하므로써, 종래의 칩전체에 행하여지던 반도체 칩 상부를 이루는 각 층을 제거하는데 발생하던 과도식각에 의한 2차 손상이 최소화된다.In addition, by using the SEM only for the part where damage is found through the emission microscope, the secondary damage caused by the excessive etching caused to remove each layer forming the upper part of the semiconductor chip, which has been conventionally performed throughout the chip, is minimized. .

따라서 정확한 ESD손상 위치의 검출이 가능하며, 1㎂ 이하의 누설전류의 검출이 가능해지게 된다.Therefore, accurate detection of ESD damage can be detected and leakage current of 1 mA or less can be detected.

Claims (10)

제1 도전형의 확산 영역을 갖는 반도체 기판상에 형성된 게이트 절연막 상부의 게이트 전극과 상기 제1 도전형의 확산 영역에 접속된 폴리 콘택의 상부에 형성된 제1 산화막과, 제1 산화막 상부의 다층 금속 배선층 및 다층의 금속 배선층 간의 절연을 위한 층간 절연막과, 반도체 칩을 보호하는 패시베이션층이 형성된 ESD 방지 회로와, 반도체 칩을 봉지하는 패키지 구조물을 가지는 반도체 소자의 정전기(ESD) 손상 위치를 검출하는 방법에 있어서,A gate electrode on the gate insulating film formed on the semiconductor substrate having the diffusion region of the first conductivity type, a first oxide film formed on the poly contact connected to the diffusion region of the first conductivity type, and a multilayer metal on the first oxide film A method of detecting an electrostatic (ESD) damage location of a semiconductor device having an interlayer insulating film for insulation between the wiring layer and the multilayer metal wiring layer, an ESD protection circuit having a passivation layer protecting the semiconductor chip, and a package structure encapsulating the semiconductor chip. To 상기 패키지 구조물을 가지는 반도체 소자에 ESD 스트레스를 인가하는 단계와;Applying an ESD stress to a semiconductor device having the package structure; 반도체 소자의 패키지 구조물의 일부를 제거하는 단계;Removing a portion of the package structure of the semiconductor device; 이온빔 집속장치를 사용하여, ESD 스트레스가 집중되어 손상이 예상되는 부분이 노출되도록 반도체 칩을 식각하여 윈도우를 형성하는 단계와;Using the ion beam focusing device, etching the semiconductor chip to form a window such that the ESD stress is concentrated and the damage is expected to be exposed; 에미션 마이크로스코우프를 이용하여, 누설 전류로 인한 광자의 발생 위치를 검출하는 단계와;Detecting an occurrence position of photons due to leakage current using an emission microscope; 광자가 검출된 경우, SEM을 이용하여 광자가 발생한 영역에 대하여 집중적으로 반도체 기판에서의 손상 부분을 검출하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.And detecting a damage portion of the semiconductor substrate intensively with respect to the region where the photons are generated when the photons are detected. 제 1 항에 있어서, 윈도우 형성하는 단계는 에미션 마이크로스코우프에서 정전기 방지용 회로를 포함한 반도체 소자로 전원 전압을 인가할 수 있도록 하기 위해 다층의 금속 배선층이 단선되지 않도록 윈도우를 형성하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.The method of claim 1, wherein the forming of the window comprises forming the window so that the multilayer metal wiring layer is not disconnected in order to enable the power supply voltage to be applied from the emission microscope to the semiconductor device including the antistatic circuit. ESD damage location detection method of semiconductor device. 제 2 항에 있어서, 윈도우를 형성하는 단계는,The method of claim 2, wherein forming the window comprises: ESD 스트레스의 인가로 인한 손상이 예상되는 부분을 노출시키기 위하여 패시베이션층을 제거하는 단계와;Removing the passivation layer to expose the portions expected to be damaged by the application of ESD stress; 상기 다층의 금속 배선층이 단선되지 않는 범위내에서의 상기 다층의 금속 배선층과, 다층의 금속 배선층 사이의 절연을 위한 층간 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.And removing an interlayer oxide film for insulation between the multilayer metal wiring layer and the multilayer metal wiring layer within a range in which the multilayer metal wiring layer is not disconnected. . 제 3 항에 있어서, 상기 패시베이션층과 상기 층간 산화막은 XeF2가스와 Ga+의 빔을 사용하여 제거되어지는 것을 특징으로 하는 반도체 소자의 ESD손상 위치 검출 방법.4. The method of claim 3, wherein the passivation layer and the interlayer oxide film are removed using XeF 2 gas and Ga + beams. 제 3 항에 있어서, 상기 다층 금속 배선층은 I2 가스와 Ga+의 빔을 사용하여 제거되어지는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.4. The method of claim 3, wherein the multilayer metallization layer is removed using a beam of I2 gas and Ga + . 제 4 항 또는 제 5 항에 있어서, 상기 Ga+의 빔은 300 내지 400 pA의 범위인 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.The method of claim 4 or 5, wherein the Ga + beam is in the range of 300 to 400 pA. 제 1 항에 있어서, 반도체 기판에서의 손상 부위를 검출하는 단계는,The method of claim 1, wherein the detecting of the damaged part of the semiconductor substrate comprises: 반도체 기판의 표면을 노출시키는 단계와;Exposing a surface of a semiconductor substrate; SEM을 이용하여 반도체 기판의 손상 부분을 검출하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.And detecting a damaged portion of the semiconductor substrate using an SEM. 제 7 항에 있어서, 반도체 기판 표면을 노출시키는 단계에서 반도체 기판 상부의 제1 산화막은 HF용액을 사용하여 제거되어지는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.The method of claim 7, wherein the first oxide film on the semiconductor substrate is removed using an HF solution in exposing the surface of the semiconductor substrate. 제 7 항에 있어서, 반도체 기판 표면을 노출시키는 단계에서 상기 게이트 전극과 상기 폴리 콘택은 HF와 HNO3를 혼합한 용액을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.The method of claim 7, wherein the gate electrode and the poly contact are removed by exposing a surface of the semiconductor substrate using a solution of HF and HNO 3 . 제 1 항에 있어서, 상기 패키지 구조물은 기계적인 드릴링과, HNO3와 NOx를 혼합한 용액을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.The method of claim 1, wherein the package structure is removed using mechanical drilling and a solution containing HNO 3 and NOx.
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