KR100401514B1

KR100401514B1 - A data processing system

Info

Publication number: KR100401514B1
Application number: KR10-2001-0038319A
Authority: KR
Inventors: 임채덕
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2003-10-17
Also published as: KR20030002639A

Abstract

별개로 제어할 수 있는 복수의 처리 블록(processing block)을 이용하여 오디오 데이터를 처리함으로써 전력 소모를 줄이는 데이터 처리 시스템이 개시된다. 본 발명은 오디오 데이터 처리를 위한 데이터 처리 시스템에 있어서, 상기 데이터 처리 시스템으로 입력되는 압축된 비트 스트림을 분석해서 디지털 신호 처리를 위한 데이터 포맷으로 전환하는 비트 스트림 처리 블록과, 상기 비트 스트림 처리부의 출력 데이터에 대해 디지털 신호 처리를 수행하는 디지털 신호 처리 블록과, 상기 디지털 신호 처리 블록에서 처리된 오디오 데이터를 오디오 클럭에 동기시켜 출력하는 포스트 처리 블록과, 상기 복수의 처리 블록을 동기시키기 위한 클럭을 발생하는 클럭 제어 블록과, 상기 복수의 처리 블록 각각의 동작 상태에 따라 상기 전력 제어 모드를 결정하고, 상기 결정된 전력 제어 모드에 따라 상기 클럭 제어 블록의 클럭발생을 제어하는 전력 제어부를 구비하며, 상기 전력 제어부는 실행 모드시 상기 복수의 처리 블록에 분리된 클럭을 공급하여 상기 복수의 처리 블록 중 하나의 처리블록이 동작하도록 상기 클럭 제어 블록을 제어하는 것을 특징으로 한다.A data processing system is disclosed that reduces power consumption by processing audio data using a plurality of processing blocks that can be controlled separately. The present invention provides a data processing system for processing audio data, comprising: a bit stream processing block for analyzing a compressed bit stream input to the data processing system and converting the compressed bit stream into a data format for digital signal processing; A digital signal processing block for performing digital signal processing on data, a post processing block for outputting audio data processed by the digital signal processing block in synchronization with an audio clock, and a clock for synchronizing the plurality of processing blocks; And a power control unit configured to determine the power control mode according to an operation state of each of the plurality of processing blocks, and to control a clock generation of the clock control block according to the determined power control mode. The control unit is a plurality of the execution mode And supplying a separate clock to the processing block to control the clock control block to operate one of the plurality of processing blocks.

Description

Data Processing System {A DATA PROCESSING SYSTEM}

본 발명은 직렬 데이터 처리를 위한 시스템에 관한 것으로서, 특히 별개로 제어할 수 있는 복수의 처리 블록을 이용하여 오디오 데이터를 처리함으로써 전력 소모를 줄이는 데이터 처리 시스템에 관한 것이다.The present invention relates to a system for serial data processing, and more particularly, to a data processing system that reduces power consumption by processing audio data using a plurality of separately controllable processing blocks.

일반적인 신호 처리 시스템은 범용 디지털 신호 처리 장치(general digital signal processor)에 어플리케이션 프로그램을 포팅(porting)한 구조로 되어 있다. 현재의 오디오 처리 장치의 구조도 동일하다.A general signal processing system has a structure in which an application program is ported to a general digital signal processor. The structure of the current audio processing apparatus is the same.

그런데 이러한 구조에서는 프로그램의 모든 흐름(flow), 즉 데이터 처리 과정에서 구동이 불필요한 하드웨어까지도 구동되어야 하므로 전력 소모가 큰 문제점이 있다. 복잡한 프로그램의 경우 특히 고성능(고주파수)을 요구하므로 전력 소모는 더욱 커진다. 또한 오디오 장치에 따라 하드웨어 인터페이스를 따로 구비해야만 하는 문제점이 있다.However, in such a structure, since all the flows of the program, that is, even hardware that is not required to be driven in the data processing process, must be driven, power consumption is large. In complex programs, especially high performance (high frequency) requires more power consumption. In addition, there is a problem that a hardware interface must be provided separately according to the audio device.

따라서, 본 발명은 오디오 장치에 적용할 수 있는 오디오 데이터 처리 시스템 있어서 전력 소모를 줄인 데이터 처리 시스템을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a data processing system with reduced power consumption in an audio data processing system applicable to an audio device.

도 1은 본 발명의 일 실시예에 의한 저전력 오디오 처리장치의 블록도.1 is a block diagram of a low power audio processing apparatus according to an embodiment of the present invention.

도 2는 본 발명에서의 전력 제어 모드를 도시하는 도면.Fig. 2 is a diagram showing a power control mode in the present invention.

도 3은 본 발명에서의 클럭 제어부의 블록도.3 is a block diagram of a clock control unit in the present invention.

도 4는 본 발명에서의 메모리 시스템의 구조를 도시하는 도면.4 is a diagram showing the structure of a memory system in the present invention;

도 5는 본 발명에서의 장치 인터페이스의 블록도.5 is a block diagram of a device interface in the present invention.

전술한 바와 같은 목적을 달성하기 위하여 본 발명은 오디오 데이터 처리를 위한 데이터 처리 시스템에 있어서, 상기 데이터 처리 시스템으로 입력되는 압축된 비트 스트림을 분석해서 디지털 신호 처리를 위한 데이터 포맷으로 전환하는 비트 스트림 처리 블록; 상기 비트 스트림 처리부의 출력 데이터에 대해 디지털 신호 처리를 수행하는 디지털 신호 처리 블록; 상기 디지털 신호 처리 블록에서 처리된 오디오 데이터를 오디오 클럭에 동기시켜 출력하는 포스트 처리 블록; 상기 복수의 처리 블록을 동기시키기 위한 클럭을 발생하는 클럭 제어 블록; 및 상기 복수의 처리 블록 각각의 동작 상태에 따라 전력 제어 모드를 결정하고, 상기 결정된 전력 제어 모드에 따라 상기 클럭 제어 블록의 클럭발생을 제어하는 전력 제어부를 구비하며, 상기 전력 제어부는 실행 모드시 상기 복수의 처리 블록에 분리된 클럭을 공급하여 상기 복수의 처리 블록 중 하나의 처리블록이 동작하도록 상기 클럭 제어 블록을 제어하는 것을 특징으로 한다.In order to achieve the object as described above, the present invention provides a data processing system for audio data processing, comprising: analyzing a compressed bit stream input to the data processing system and converting the compressed bit stream into a data format for digital signal processing. block; A digital signal processing block for performing digital signal processing on the output data of the bit stream processing unit; A post processing block for outputting audio data processed by the digital signal processing block in synchronization with an audio clock; A clock control block for generating a clock for synchronizing the plurality of processing blocks; And a power controller configured to determine a power control mode according to an operation state of each of the plurality of processing blocks, and to control a clock generation of the clock control block according to the determined power control mode. The clock control block may be controlled to supply a separate clock to a plurality of processing blocks so that one of the plurality of processing blocks operates.

본 발명은 상기 데이터 처리 시스템의 메모리와 상기 복수의 처리 블록 사이의 인터페이스(interface) 기능을 하는 저전력 구조의 직접 메모리 제어부(direct memory controller : DMA)가 더 구비되는 것이 바람직하다. 상기 입력 스트림은 상기 직접 메모리 제어부를 통해 상기 복수의 처리 블록으로 전송되며, 상기 처리 블록의 데이터 전송(data transfer)은 직접 메모리 제어부를 통해 수행된다.The present invention preferably further includes a direct memory controller (DMA) having a low power structure that functions as an interface between the memory of the data processing system and the plurality of processing blocks. The input stream is transmitted to the plurality of processing blocks through the direct memory controller, and data transfer of the processing blocks is performed through the direct memory controller.

상기 복수의 처리 블록은 순차적으로 데이터를 처리하며, 상기 처리 블록의 각각은 요청 신호 또는 승인 신호를 통해 자신에 의한 데이터 처리의 시작 또는 끝을 다른 처리 블록에 알린다. 상기 전력 제어부는 상기 요청 신호 또는 승인 신호를 입력으로 하여 전력 제어 모드를 결정한다.The plurality of processing blocks sequentially process data, and each of the processing blocks notifies another processing block of the start or end of data processing by itself through a request signal or an acknowledgment signal. The power control unit determines the power control mode using the request signal or the approval signal as an input.

상기 전력 모드로 스탠바이 모드와 실행 모드와 파워오프 모드를 구비한다. 상기 스탠바이 모드는 리셋 이후에 디폴트로 되거나 상기 실행 모드에서 스탠바이 명령어가 입력되거나 상기 파워오프 모드에서 파워다운 핀(powerdown pin)이 불활성화되면 활성화되며, 상기 스탠바이 모드에서 상기 처리 블록은 정적 상태(static state)를 유지한다. 상기 실행 모드는 상기 스탠바이 모드에서 실행 명령어(run command)가 입력되면 활성화되고, 상기 실행 모드에서 상기 전력 제어부는 상기 처리 블록들의 상태를 모니터링하여 상기 처리 블록들에 대한 클럭을 마스킹(masking)한다. 상기 파워오프 모드는 상기 스탠바이 모드에서 파워다운 핀이 활성화되면 활성화되고, 상기 파워오프 모드에서 상기 처리 블록들에 대해 클럭이 공급되지 않는다.The power mode includes a standby mode, a run mode, and a power off mode. The standby mode is activated after a reset or when a standby command is input in the execution mode or a powerdown pin is deactivated in the power-off mode. In the standby mode, the processing block is static. state. The run mode is activated when a run command is input in the standby mode, and in the run mode, the power controller monitors a state of the processing blocks to mask a clock for the processing blocks. The power off mode is activated when a power down pin is activated in the standby mode, and no clock is supplied to the processing blocks in the power off mode.

본 발명은 클럭 분주비, 개시/정지 제어 및 데이터 포맷으로 구성된 구성정보에 따라 소스 클럭을 분주하고, 오디오 데이터의 출력 타이밍을 조절하는 장치 인터페이스부(device interface part)를 더 구비하는 것이 바람직하다.The present invention preferably further comprises a device interface part for dividing the source clock according to the configuration information composed of clock division ratio, start / stop control, and data format, and adjusting output timing of audio data.

본 발명에서는 직렬 데이터, 특히 오디오 데이터의 신호 처리를 위해 비트 스트림 프로세서(bit stream processor : 이하, "BSP"라고 함), 디지털 신호 프로세서(digital signal processor : 이하, "DSP"라고 함), 포스트 신호 프로세서(post signal processor : 이하, "PSP"라고 함) 등의 프로세서들을 두고 전력 제어부(power management unit)를 통해서 신호 흐름, 즉 데이터 처리 과정에 따라서 하나의 프로세서만 동작시킨다. 각 프로세서는 신호 흐름에 특정화된 하드웨어 구조를 가짐으로써 소모되는 전력을 크게 줄일 수 있다. 또한 입력 스트림은 프로세서들이 관여하지 않은 상태에서 직접 메모리 제어기(DAM)를 통해 비트 스트림 프로세서로 전달되며, 프로세서들은 디코딩 과정에서만 동작하므로 전력 소모를 줄여 준다. 그리고 다양한 오디오 포맷에 맞춰서 하드웨어를 다시 설계할 필요 없이 클럭 및 데이터 타이밍을 구성할 수 있으므로 다양한 오디오 시스템에 적용할 수 있다.In the present invention, a bit stream processor (hereinafter referred to as "BSP"), a digital signal processor (hereinafter referred to as "DSP") and a post signal for signal processing of serial data, particularly audio data. A processor such as a post signal processor (hereinafter, referred to as a "PSP") is provided to operate only one processor according to a signal flow, that is, a data processing process, through a power management unit. Each processor has a hardware structure specific to the signal flow, which can significantly reduce power consumption. In addition, the input stream is delivered to the bit stream processor directly through a memory controller (DAM) without any processor involvement. Processors operate only during the decoding process, reducing power consumption. In addition, the clock and data timing can be configured without the need to redesign hardware for various audio formats, so it can be applied to various audio systems.

도 1은 본 발명의 일 실시예에 의한 저전력 오디오 처리장치의 블록도이다. 도 1에 도시되어 있는 바와 같이, 본 실시예에 의한 저전력 오디오 처리장치는 비트 스트림 프로세서(115)와 디지털 신호 프로세서(117)와 이퀄라이저를 포함한 포스트 프로세서(119)와 같은 복수의 프로세서 모듈을 구비하고 있다. 도 1에서 101은 전력 제어부(power management unit)를, 103은 내부 리셋 신호를 발생하는 리셋 발생부(reset generator)를, 105는 위상 고정 루프 회로(phase locked loop circuit)를, 106은 내부 클럭 제어부를, 107은 병렬 호스트 인터페이스/I2C 프로토콜 구현부를, 109는 구성 레지스터(configuration register)를, 111은 클럭 신호를 분주(dividing) 또는 마스킹(masking)하는 클럭 제어부(clock controller)를, 113은 입력 버퍼 제어부(input buffer controller)를, 121은 직접 메모리 제어부(direct memory controller)를, 123은 오디오 장치 인터페이스(audio device interface)를 각각 가리킨다. 또한 125는 입력 버퍼(input buffer)를, 127은 비트 스트림 프로세서 데이터 램(BSP data RAM)을, 129는 비트 스트림 프로세서 마이크로 코드(BSP micro code)를, 131은 BSP-DSP 인터페이스 버퍼(interface buffer)를, 133은 DSP 데이터 램(data RAM)을, 135는 DSP 마이크로 코드를, 137은 출력 버퍼(output buffer)를, 139는 이퀄라이저 계수 램을 각각 가리킨다.1 is a block diagram of a low power audio processing apparatus according to an embodiment of the present invention. As shown in FIG. 1, the low power audio processing apparatus according to the present embodiment includes a plurality of processor modules such as a bit stream processor 115, a digital signal processor 117, and a post processor 119 including an equalizer. have. 1, 101 is a power management unit, 103 is a reset generator for generating an internal reset signal, 105 is a phase locked loop circuit, 106 is an internal clock control 107 is a parallel host interface / I2C protocol implementation, 109 is a configuration register, 111 is a clock controller for dividing or masking a clock signal, and 113 is an input buffer. An input buffer controller, 121 denotes a direct memory controller, and 123 denotes an audio device interface. 125 is the input buffer, 127 is the BSP data RAM, 129 is the BSP micro code, and 131 is the BSP-DSP interface buffer. 133 denotes a DSP data RAM, 135 denotes a DSP microcode, 137 denotes an output buffer, and 139 denotes an equalizer coefficient RAM.

BSP(115)는 오디오 스트림에 대한 비트 처리를 전담한다. 압축된 데이터를 분석해서 DSP 처리를 위한 포맷으로 데이터를 전환시킨다. DSP(117)는 일반적인 오디오 알고리즘 처리를 수행하고, 포스트 프로세서(119)에서 실시간 오디오 펄스 부호 변조(pulse code modulation) 데이터를 출력시킨다. 오디오에 대한 신호 처리가 BSP(115), DSP(117), 포스트 프로세서(119)의 순서로 순차적으로 이루어질 수 있도록 BSP(115)와 DSP(117), DSP(117)와 포스트 프로세서(119) 사이에는 요청 신호(request) 및 승인 신호(acknowledge)를 통해서 프로세싱의 시작과 끝을 알 수 있다. 각 프로세서는 프로세싱이 필요한 시간 외에는 아이들 상태(idle state)에 있기 때문에 클럭 입력을 끊을 수 있다. 프로세서들의 요청 및 승인 신호를 입력으로 해서 전력 제어 모드를 규정하고, 규정된 전력 제어 모드를 클럭 제어부(111)로 공급한다. 클럭 제어부(111)는 전력 제어 모드에 따라서 각 프로세서에 대한 클럭 입력을 분리시켜서 출력한다. 여기서 각 프로세서의 메모리 인터페이스는 DMA(121)를 통해서 이루어진다. 프로세서에 의한 메모리 액세스(memory access)를 없애고 저전력 구조의 DMA(121)를 통해서 소비전력을 줄이기 위해서이다. 또한 오디오 장치 인터페이스(123)를 통해서 어느 오디오 시스템에도 적용 가능한 데이터 포맷을 지원할 수 있으므로 시스템 경비도 줄일 수 있다.The BSP 115 is dedicated to bit processing for the audio stream. The compressed data is analyzed and converted into a format for DSP processing. The DSP 117 performs general audio algorithm processing and outputs real-time audio pulse code modulation data from the post processor 119. Between the BSP 115, the DSP 117, the DSP 117, and the post processor 119 so that signal processing for audio may be sequentially performed in the order of the BSP 115, the DSP 117, and the post processor 119. The request and acknowledge signals indicate the start and end of processing. Each processor is in an idle state outside of the time needed for processing, so it can disconnect the clock input. The power control mode is defined by inputting request and acknowledgment signals of the processors, and the prescribed power control mode is supplied to the clock control unit 111. The clock control unit 111 separates and outputs a clock input for each processor according to the power control mode. Here, the memory interface of each processor is made through the DMA 121. This is to eliminate memory access by the processor and to reduce power consumption through the DMA 121 of the low power structure. In addition, since the audio device interface 123 can support a data format applicable to any audio system, the system cost can be reduced.

도 2는 본 발명에서의 전력 제어 모드를 도시하는 도면이다. 도 2에 도시되어 있는 바와 같이 본 발명에서의 전력 제어 모드는 스탠바이 모드(201)와 파워오프 모드(203)와 실행 모드(205)라는 3가지 모드를 가지고 있다. 본 발명에서는 스탠바이 모드(201) 뿐만 아니라, 파워오프 모드(203)까지 구비하여 전력 소모를 더욱 줄일 수 있도록 하고 있다.2 is a diagram illustrating a power control mode in the present invention. As shown in FIG. 2, the power control mode in the present invention has three modes, a standby mode 201, a power off mode 203, and an execution mode 205. In the present invention, not only the standby mode 201 but also the power off mode 203 is provided to further reduce power consumption.

스탠바이 모드(201)는 리셋 이후에 디폴트로 되는 설정된다. 스탠바이 모드(201)에서 클럭 관련 부분 및 호스트 인터페이스 블록만 프로그램 가능한 클럭(소오스 클럭의 1, 1/2, 1/4, 1/8)으로 동작하고, 처리 블록은 정적 상태(static state)를 유지한다. 클럭 소오스(clock source)의 구성에 따라서 위상 고정 루프(105)는 파워 다운된다.The standby mode 201 is set to default after reset. In standby mode 201, only the clock-related portion and the host interface block operate as a programmable clock (1, 1/2, 1/4, 1/8 of the source clock), and the processing block remains in a static state. do. The phase locked loop 105 is powered down according to the configuration of the clock source.

실행 모드(205)는 호스트 인터페이스 블록에서 실행 명령어를 발행할 때 스탠바이 모드(201)로부터 활성화되는 모드이다. 호스트는 실행 명령어를 발행하기 이전에 파라미터 셋업(parameter setup)를 수행한다. 디폴트 클럭은 소오스 클럭의 1/2를 유지하고 모드에 따라서 1/1, 1/2, 1/4로 분주된다. BSP(115)와 DSP(117)와 포스트 블록(119)의 상태를 모니터링하고, 클럭 마스킹(clock masking)을 수행한다. 스탠바이 명령어에 의해 스탠바이 모드(201)로 천이한다.The execute mode 205 is a mode that is activated from the standby mode 201 when issuing an execute command in the host interface block. The host performs parameter setup before issuing a run command. The default clock keeps 1/2 of the source clock and is divided into 1/1, 1/2, and 1/4 depending on the mode. The states of the BSP 115, the DSP 117, and the post block 119 are monitored and clock masking is performed. Transition to the standby mode 201 by the standby command.

파워오프 모드(203)는 스탠바이 모드(201)에서 파워다운 핀(powerdown pin)을 활성화시키면 활성화된다. 파워오프 모드(203)에서 클럭 소오스는 직류로 만들어진다. 발진기를 디스에이블시킬 경우에 스탠바이 모드(201)로의 천이에 문제가 발생할 수 있으므로 PMU(101) 및 리셋 로직(103)에는 클럭을 공급한다.The power off mode 203 is activated by activating a powerdown pin in the standby mode 201. In power off mode 203 the clock source is made direct current. When the oscillator is disabled, a problem may occur in the transition to the standby mode 201, so that a clock is supplied to the PMU 101 and the reset logic 103.

도 3은 본 발명에서의 클럭 제어부의 블록도이다. 도 3에 도시되어 있는 바와 같이 소오스 클럭(source clock)를 분주하는 분주기(303)와 PLL 회로부(315)와 PLL 회로부(315)의 출력 신호(clko)를 분주하는 분주기(319)를 구비하고 있다. 도 3에서 301, 305, 307, 309, 311, 313, 317은 멀티플렉서로서 소정 제어신호에 의해 입력 신호를 선택하여 출력한다. 예를 들어 멀티플렉서(301)는 파워다운 모드에서 직류를 출력하고, 스탠바이 모드 또는 실행 모드에서는 소오스 클럭을 출력하는 멀티플렉서이다. 또한 source clock은 클럭 제어부(111)에 입력되는 클럭 신호를, Sys clk는 프로세서 메인 클럭(processor main clock)를, BSP clk는 BSP 블록 클럭을, DSP clk는 DSP 엔진 클럭을, POST clk는 포스트 블록 클럭을, EQ clk는 이퀄라이저 클럭을, mem clk는 메모리 클럭을 각각 가리킨다.3 is a block diagram of a clock control unit in the present invention. As shown in FIG. 3, a divider 303 for dividing a source clock and a divider 319 for dividing an output signal clko of the PLL circuit portion 315 and the PLL circuit portion 315 are provided. Doing. In FIG. 3, 301, 305, 307, 309, 311, 313, and 317 are multiplexers that select and output an input signal according to a predetermined control signal. For example, the multiplexer 301 is a multiplexer that outputs a direct current in a power down mode and outputs a source clock in a standby mode or a run mode. In addition, the source clock is a clock signal input to the clock control unit 111, Sys clk is the processor main clock, BSP clk is the BSP block clock, DSP clk is the DSP engine clock, POST clk is a post block The clock, EQ clk refers to the equalizer clock, mem clk refers to the memory clock.

규정된 전력 제어 모드에 따라서 도 3에 도시된 클럭 제어부(111)는 각 프로세서(115, 117, 119)의 클럭을 분리시켜 공급한다. 소오스 클럭을 입력으로 하여 파워오프 모드에서는 클럭 입력을 끊어버리고, 프로세싱 모드에 따라서 입력된 클럭을 분주시켜 공급한다. 이렇게 공급된 클럭으로 각 프로세서(115, 117, 119)의 아이들 상태를 보고 BSP(115), DSP(117), Post(119)로 분리된 클럭을 공급해준다. 또한 포스트 프로세서(119)에서 처리된 출력 데이터는 PLL 회로(315)에서 발생시킨 오디오 클럭(Audio clk)으로 동기화 시킨 다음 오디오 데이터로 출력된다.In accordance with the prescribed power control mode, the clock control unit 111 shown in FIG. 3 supplies the clocks of the processors 115, 117, and 119 separately. The source clock is input and the clock input is cut off in the power-off mode, and the input clock is divided and supplied according to the processing mode. In this way, the idle state of each of the processors 115, 117, and 119 is viewed using the supplied clock, and the clock is supplied to the BSP 115, the DSP 117, and the post 119. In addition, the output data processed by the post processor 119 is synchronized with an audio clock (Audio clk) generated by the PLL circuit 315 and then output as audio data.

도 4는 본 발명에서의 메모리 시스템의 구조를 도시하는 도면이다. 각 프로세서의 데이터 전송(data transfer)은 전술한 바와 같이 DMA(121)를 통해서 이루어진다. DMA(121)의 각 채널은 소오스(source) 및 목적지(destination) 영역을 저장하고 개시(initiation)시에는 소오스에서 목적지로 데이터를 전달한다. 이때 프로세서들은 아이들 상태에 있다. 도 4에 도시되어 있는 바와 같이, 본 발명에서의 메모리 시스템은 서로 공유되는 구조를 보여준다. DMA는 어떤 영역으로도 가능하다.Fig. 4 is a diagram showing the structure of the memory system in the present invention. Data transfer of each processor is performed through the DMA 121 as described above. Each channel of the DMA 121 stores a source and a destination area and transfers data from the source to the destination upon initiation. The processors are then idle. As shown in Fig. 4, the memory system in the present invention shows a structure shared with each other. DMA can be in any area.

도 5는 본 발명에서의 오디오 장치 인터페이스의 블록도이다. 도 5에 도시되어 있는 바와 같이 구성 레지스터(501)와 클럭 제어부(503)와 오디오 출력 버퍼(505)와 데이터 타이밍 제어부(507)와 오디오 인터페이스 발생부(509)를 구비하고 있다. 구성 레지스터(501)는 클럭 분주비, 개시/정지 제어, 데이터 포맷에 대한 구성을 저장하는 레지스터로서, 클럭 제어부(503) 및 오디오 인터페이스 발생부(509)에 구성 정보를 공급한다. 클럭 제어부(503)는 구성 레지스터(501)로부터 출력되는 구성 정보에 따라 소오스 클럭을 분주한다. 오디오 출력 버퍼(505)는 디코딩 완료된 병렬 데이터를 버퍼링한다. 데이터 타이밍 제어부(507)는 구성 정보에 따른 병렬 데이터를 직렬 데이터로 전환하여 전송한다. 오디오 인터페이스 발생부(509)는 구성 레지스터(501)로부터의 구성 정보에 따라 데이터를 처리한다. 이러한 구성을 통하여 여러 다양한 포맷을 갖는 오디오 장치에 대해 적용할 수 있는 인터페이스 구조를 자동으로 만들어 준다.5 is a block diagram of an audio device interface in the present invention. As shown in FIG. 5, a configuration register 501, a clock controller 503, an audio output buffer 505, a data timing controller 507, and an audio interface generator 509 are provided. The configuration register 501 is a register that stores configurations for clock division ratio, start / stop control, and data format, and supplies configuration information to the clock control unit 503 and the audio interface generating unit 509. The clock control unit 503 divides the source clock in accordance with the configuration information output from the configuration register 501. The audio output buffer 505 buffers the decoded parallel data. The data timing controller 507 converts the parallel data according to the configuration information into serial data and transmits the serial data. The audio interface generator 509 processes data in accordance with the configuration information from the configuration register 501. This configuration automatically creates an interface structure that can be applied to audio devices with various formats.

본 발명은 저전력 디코더의 목적으로 설계된 구조로서 오디오 시스템 등의 직렬 데이터 처리를 위한 모든 시스템에 모두 적용 가능하다. 상기 실시예와 관련된 구성은 단지 본 발명을 구체화하기 위한 것일 뿐이며, 본 발명의 권리범위를 한정하려는 의도는 아니다. 따라서 상기 실시예와 관련된 구성에 대해 다양한 변형이나 변경이 본 발명의 권리범위 안에서 가능함을 당업자들은 주목하여야 한다. 본 발명의 권리범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The present invention is a structure designed for the purpose of a low power decoder and can be applied to all systems for serial data processing such as an audio system. The configuration related to the above embodiment is only intended to embody the present invention and is not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes to the configuration related to the above embodiments are possible within the scope of the present invention. The scope of the invention is defined in principle by the claims that follow.

일반적인 DSP를 사용할 경우에 DSP의 거의 모든 하드웨어가 구동되는 기존의 오디오 프로세서와 비교해서, 기능별로 분리시킨 BSP, DSP, 포스트 프로세서를 둠으로써 순차적인 오디오 신호 처리가 가능하게 되어 1/2 ∼ 1/3 정도의 구동 주파수로써 동일한 어플리케이션 프로그램을 처리할 수 있다. 또한 분리된 프로세서의 경우, 구동되는 면적이 1/2 ∼ 1/5 정도로 줄어들게 되므로 전체적으로 1/4 ∼ 1/15 정도의 전력 소모의 감소 효과를 보인다. 대표적인 오디오 프로세서와 비교하면, 구동 주파수는 10MHz/25MHz의 비를 가지고, 면적 면에서도 100,000/30,000 정도의 비를 가지는 것으로 판단된다. 또한 DMA를 이용할 경우에는 각 프로세서의 입출력 성능을 절약할 수 있고 또한 전력 소모도 메모리 액세스보다 1/3 가량 줄일 수 있다. 증가되는 면적은 4 채널 DMA의 면적이면 된다. 또한 구성 오디오 포맷 인터페이스(configuration audio format interface)를 구현할 수 있기 때문에 다양한 오디오 장치에 모두 적용될 수 있으므로 시스템 구현을 보다 용이하게 할 수 있는 장점이 있다.When using a general DSP, compared to a conventional audio processor that operates almost all of the hardware of the DSP, the BSP, DSP, and post processor separated by functions allow for sequential audio signal processing, thereby enabling 1/2 to 1 / The same application program can be processed with three driving frequencies. In addition, in the case of the separated processor, since the driving area is reduced to about 1/2 to 1/5, the overall power consumption is reduced by about 1/4 to 1/15. Compared with a typical audio processor, the driving frequency has a ratio of 10 MHz / 25 MHz and a ratio of 100,000 / 30,000 in area. DMA also reduces the I / O performance of each processor and reduces power consumption by one third compared to memory access. The area to be increased may be an area of four channel DMA. In addition, since a configuration audio format interface can be implemented, it can be applied to various audio devices, thereby making it easier to implement a system.

Claims

In the data processing system for audio data processing,

A bit stream processing block for analyzing the compressed bit stream input to the data processing system and converting the compressed bit stream into a data format for digital signal processing;

A digital signal processing block for performing digital signal processing on the output data of the bit stream processing unit;

A post processing block for outputting audio data processed by the digital signal processing block in synchronization with an audio clock;

A clock control block for generating a clock for synchronizing the plurality of processing blocks; And

A power control unit configured to determine a power control mode according to an operation state of each of the plurality of processing blocks, and to control clock generation of the clock control block according to the determined power control mode;

And the power control unit controls the clock control block to operate one of the plurality of processing blocks by supplying a separate clock to the plurality of processing blocks in an execution mode.

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The method of claim 1,

And a direct memory control unit having a low power structure that functions as an interface between the memory of the data processing system and the plurality of processing blocks.

And the input stream is transmitted to the plurality of processing blocks through the direct memory control unit.

The method of claim 3, wherein

And data transfer of the processing block is performed through the direct memory controller.

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The method of claim 1,

And the plurality of processing blocks sequentially process data, and each of the plurality of processing blocks notifies another processing block of the start or end of data processing by itself through a request signal or an acknowledgment signal.

The method of claim 6,

And the power control unit determines the power control mode by inputting the request signal or the approval signal.

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The method of claim 7, wherein

The power control mode includes a standby mode, a run mode and a power off mode,

The standby mode is activated after a reset or when a standby command is input in the run mode or a power down pin is deactivated in the power off mode, and in the standby mode, the processing block remains static.

The execution mode is activated when an execution command is input in the standby mode, and in the execution mode, the power controller monitors a state of the processing blocks to mask a clock for the processing blocks,

The power off mode is activated when a power down pin is activated in the standby mode, and a clock is not supplied to the processing blocks in the power off mode.

The method of claim 1,

And an apparatus interface unit for dividing the source clock in accordance with the configuration information composed of clock division ratio, start / stop control, and data format, and adjusting output timing of audio data.

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