KR100400766B1 - Circuit for Generating of Exponential Function - Google Patents
Circuit for Generating of Exponential Function Download PDFInfo
- Publication number
- KR100400766B1 KR100400766B1 KR10-2000-0072364A KR20000072364A KR100400766B1 KR 100400766 B1 KR100400766 B1 KR 100400766B1 KR 20000072364 A KR20000072364 A KR 20000072364A KR 100400766 B1 KR100400766 B1 KR 100400766B1
- Authority
- KR
- South Korea
- Prior art keywords
- amplifier
- terminal
- control voltage
- current
- resistor
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/26—Arbitrary function generators
- G06G7/28—Arbitrary function generators for synthesising functions by piecewise approximation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/30—Arrangements for performing computing operations, e.g. operational amplifiers for interpolation or extrapolation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
본 발명은 넓은 이득 범위를 만들기 위한 가변 이득 증폭기에 필요한 지수 함수 발생회로에 관한 것으로, 외부에서 입력되는 제어 전압에 비례하는 제 1 전류를 출력하는 제 1 선형 증폭부와, 상기 외부에서 입력되는 제어 전압이 일정한 값 이상일 경우 상기 외부에서 입력되는 제어 전압에 비례하는 제 2 전류를 출력하는 제 2 선형 증폭부와, 상기 제 1 전류와 상기 제 2 전류를 합산하고 합산된 값에 따라서 증폭부 제어 신호를 출력하는 가산부로 구성된다.The present invention relates to an exponential function generation circuit required for a variable gain amplifier for making a wide gain range, comprising: a first linear amplifier for outputting a first current proportional to an externally input control voltage; A second linear amplifier which outputs a second current proportional to the externally input control voltage when the voltage is equal to or greater than a predetermined value; and an amplifier control signal according to the sum of the first current and the second current; It consists of an adder for outputting.
Description
본 발명은 반도체 회로에 관한 것으로 특히, 넓은 이득 범위를 얻기 위한 가변 이득 증폭기(Variable Gain Amplifier) 구성에 필요한 지수 함수 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuits, and more particularly, to an exponential function generating circuit required for constructing a variable gain amplifier for obtaining a wide gain range.
일반적인 선형 가변 이득 증폭기의 구성은 도 1에 도시된 바와 같이, 외부제어 전압(VCTRL)에 따라서 증폭부 제어 전압(VCTAMP)을 출력하는 지수함수 발생부(11)와, 상기 증폭부 제어 전압(VCTAMP)에 따라서 입력 전압(Vin)과 출력 전압(Vout) 사이의 이득을 가변하는 가변 이득 증폭부(12)로 구성된다.As shown in FIG. 1, a general linear variable gain amplifier has an exponential function generator 11 that outputs an amplifier control voltage V CTAMP according to an external control voltage V CTRL , and the amplifier control voltage. And a variable gain amplifier 12 that varies the gain between the input voltage V in and the output voltage V out in accordance with V CTAMP .
여기서, 상기 가변 이득 증폭부(12)의 입력 전압(Vin) 대 출력 전압(Vout)의 관계를 수식으로 표현하면 다음과 같다.Here, the relationship between the input voltage (V in ) and the output voltage (V out ) of the variable gain amplifier 12 is expressed as follows.
그리고, 이득(Gain)은 다음과 같이 표현된다.And the gain is expressed as follows.
따라서, 상기 가변 이득 증폭부(12)의 이득은에 비례하게 된다.Therefore, the gain of the variable gain amplifier 12 is Will be proportional to
즉, 이득이 입력 전압과 출력 전압의 비에 대하여 로그적으로 표현되므로 입력 전압과 출력 전압의 비가 상기 증폭부 제어 전압(VCTAMP)에 선형적으로 표현되면 이득은 상기 증폭부 제어 전압(VCTAMP)의 로그 함수가 되게 된다.That is, when the gain of the log representations, because the input voltage and the representation linearly of the output voltage ratio of the amplification section control voltage (V CTAMP) with respect to the ratio of the input voltage and the output voltage gain of the amplification section control voltage (V CTAMP Will be the log function.
결과적으로 상기 가변 이득 증폭부(12)의 이득을 선형적으로 가변하기 위해서는 상기 지수 함수 발생부(11)는 상기 외부 제어 전압(VCTRL)에 대하여 지수적으로 변화하는 증폭부 제어 전압(VCTAMP)을 출력해야 한다.As a result, in order to linearly vary the gain of the variable gain amplifier 12, the exponential function generator 11 changes the amplifier control voltage V CTAMP exponentially with respect to the external control voltage V CTRL . ) Should be printed.
이하, 첨부된 도면을 참조하여 종래의 지수 함수 발생 회로를 설명하면 다음과 같다.Hereinafter, a conventional exponential function generation circuit will be described with reference to the accompanying drawings.
비폴라(Bipolar) 소자의 경우 자체의 전압 전류 특성이 지수적으로 표현되므로, 이론적으로 비폴라 공정 또는 비씨모스(BiCMOS) 공정을 이용하면 지수함수 발생회로를 쉽게 구현할 수 있다.In the case of bipolar devices, their voltage and current characteristics are expressed exponentially, so it is theoretically possible to easily implement an exponential function generation circuit using a bipolar process or a BiCMOS process.
도 2는 종래 기술에 따른 지수 함수 발생회로를 나타낸 도면이다.2 is a diagram illustrating an exponential function generating circuit according to the prior art.
종래의 지수 함수 발생회로는 일정한 크기의 정전류를 공급하는 전류미러부(21)와, 외부 제어 전압(VCTRL)에 대하여 선형적으로 처리한 전압인 Vc전압이 베이스 단자에 인가되고 콜렉터 단자에는 상기 전류 미러부(21)로부터 Ic전류가 인가되는 제 1 엔형 트랜지스터(22)와, 기준이 되는 전압인 Vref전압이 베이스 단자에 인가되고 콜렉터 단자에는 상기 전류 미러부(21)로부터 Iref전류가 인가되며 에미터 단자가 상기 제 1 엔형 트랜지스터(22)의 에미터 단자에 연결되어지는 제 2 엔형 트랜지스터(23)와, 상기 제 1, 제 2 엔형 트랜지스터(22, 23)의 에미터 단자와 접지단자(Vss) 사이에 연결되며 회로에 직류 전류를 공급하는 전류원(24)으로 구성된다.In the conventional exponential function generating circuit, a current mirror 21 for supplying a constant current of a constant magnitude, and a voltage V c , which is a voltage processed linearly with respect to the external control voltage V CTRL , are applied to the base terminal, and to the collector terminal. The first N-type transistor 22 to which the I c current is applied from the current mirror 21 and the V ref voltage, which is a reference voltage, are applied to the base terminal, and the I ref from the current mirror 21 to the collector terminal. A second n-type transistor 23 to which a current is applied and an emitter terminal is connected to the emitter terminal of the first en-type transistor 22; and emitter terminals of the first and second en-type transistors 22 and 23; And a current source 24 connected between the ground terminal Vss and supplying a direct current to the circuit.
여기서, 상기 제 1 엔형 트랜지스터(22)와 제 2 엔형 트랜지스터(23)의 전류 및 전압 특성을 수식으로 표현하면 다음 수학식 3 및 수학식 4와 같다.Here, the current and voltage characteristics of the first N-type transistor 22 and the second N-type transistor 23 may be expressed by Equations 3 and 4 below.
그리고, 상기 수학식 3과 수학식 4로부터 Ic와 Iref의 전류의 비를 계산하면 다음과 같이 표현된다.In addition, when the ratio of the currents of I c and I ref is calculated from Equations 3 and 4, it is expressed as follows.
따라서, 상기 Ic/Iref가 상기 Vc의 지수함수로 표현되어 지므로, 상기 Ic/Iref는 외부 제어 전압(VCTRL)의 지수함수로 표현되어 진다.Accordingly, since I c / I ref is represented by the exponential function of V c , the I c / I ref is represented by the exponential function of the external control voltage V CTRL .
그러나, 상기와 같은 종래의 지수함수 발생회로는 이론적으로는 우수한 특성을 갖지만, 스텐다드 씨모스(Standard CMOS) 공정에서는 비폴라(Bipolar) 소자와 같이 특성이 우수한 소자를 만들 수 없는 단점이 있다.However, although the conventional exponential function generation circuit as described above has excellent characteristics in theory, there is a disadvantage that a device having excellent characteristics such as a bipolar device cannot be manufactured in a standard CMOS process.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 스탠다드 씨모스 공정을 통하여 안정적인 출력 신호를 얻을 수 있는 지수 함수 발생회로를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems is to provide an exponential function generating circuit that can obtain a stable output signal through a standard CMOS process.
도 1은 일반적인 선형 이득 가변 증폭기의 구성을 나타낸 블럭도1 is a block diagram showing the configuration of a general linear gain variable amplifier
도 2는 종래 기술에 따른 지수 함수 발생회로를 나타낸 도면2 illustrates an exponential function generating circuit according to the prior art;
도 3은 본 발명의 실시예에 따른 지수함수 발생 회로의 상세한 회로 구성을 나타낸 도면3 is a diagram illustrating a detailed circuit configuration of an exponential function generating circuit according to an embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 지수함수 발생회로의 외부 제어 전압에 따른 증폭부 제어 전압을 나타낸 그래프4A to 4C are graphs illustrating an amplifier control voltage according to an external control voltage of an exponential function generation circuit according to the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
31 : 전류 미러부 32 : 제 1 선형 증폭 회로부31 current mirror portion 32 first linear amplifier circuit portion
33 : 제 2 선형 증폭 회로부 34 : 가산부33: second linear amplification circuit 34: adder
상기와 같은 목적을 달성하기 위한 본 발명의 지수함수 발생회로는 외부에서 입력되는 제어 전압에 비례하는 제 1 전류를 출력하는 제 1 선형 증폭부와, 상기 외부에서 입력되는 제어 전압이 일정한 값 이상일 경우 상기 외부에서 입력되는 제어 전압에 비례하는 제 2 전류를 출력하는 제 2 선형 증폭부와, 상기 제 1 전류와 상기 제 2 전류를 합산하고 합산된 값에 따라서 증폭부 제어 신호를 출력하는 가산부로 구성됨을 특징으로 한다.Exponential function generating circuit of the present invention for achieving the above object is a first linear amplifier for outputting a first current proportional to the control voltage input from the outside, and when the control voltage input from the outside is a predetermined value or more And a second linear amplifier for outputting a second current proportional to the externally input control voltage, and an adder for summing the first current and the second current and outputting an amplifier control signal according to the summed value. It is characterized by.
이하, 첨부된 도면을 참조하여 본 발명의 지수 함수 발생회로를 설명하면 다음과 같다.Hereinafter, an exponential function generating circuit of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 지수함수 발생 회로의 상세한 회로 구성을 나타낸 도면이고, 도 4a 내지 도 4c는 본 발명의 지수함수 발생회로의 외부 제어 전압에 따른 증폭부 제어 전압을 나타낸 그래프이다.3 is a view showing a detailed circuit configuration of the exponential function generation circuit according to an embodiment of the present invention, Figures 4a to 4c is a graph showing the control voltage of the amplifier according to the external control voltage of the exponential function generation circuit of the present invention. .
본 발명의 지수 함수 발생회로는 도 3에 도시된 바와 같이, 일정한 전류를 공급하기 위한 전류 미러부(31)와, 제 1 선형 증폭 회로부(32)와, 제 2 선형 증폭 회로부(33) 그리고, 상기 제 1 선형 증폭 회로부(32)의 출력 신호와 제 2 선형 증폭 회로부(33)의 출력 신호를 합산하기 위한 가산부(34)로 구성된다.As shown in FIG. 3, the exponential function generating circuit of the present invention includes a current mirror unit 31 for supplying a constant current, a first linear amplifier circuit unit 32, a second linear amplifier circuit unit 33, and And an adder 34 for summing up the output signal of the first linear amplifying circuit section 32 and the output signal of the second linear amplifying circuit section 33.
우선, 상기 제 1 선형 증폭 회로부(32)는 제 1 저항(R1)을 통한 외부 제어 전압(VCTRL)과 상기 제 2 저항(R2)을 통한 기준 전압(Vref)이 정(+)입력 단자에 인가되는 제 1 증폭기(41)와, 상기 제 1 증폭기(41)의 출력 신호가 게이트단에 입력되고 한쪽 전극에는 상기 전류 미러부(31)로부터 전류 I1이 인가되며 다른쪽 전극은상기 제 1 증폭기(41)의 부(-)입력 단자에 연결되는 제 1 엔모스(M1)와, 상기 제 1 엔모스(M1)의 다른쪽 전극과 접지단(Vss)사이에 연결되는 제 3 저항(R3)으로 구성된다.First, the first linear amplifier circuit 32 has an external control voltage V CTRL through the first resistor R 1 and a reference voltage V ref through the second resistor R 2 . The first amplifier 41 applied to the input terminal, the output signal of the first amplifier 41 is input to the gate terminal, the current I 1 is applied to the one electrode from the current mirror unit 31 and the other electrode A first NMOS M 1 connected to the negative input terminal of the first amplifier 41, a connection between the other electrode of the first NMOS M 1 , and the ground terminal V ss . Consisting of a third resistor R 3 .
그리고, 상기 제 2 선형 증폭 회로부(33)는 제 4 저항(R4)을 통한 상기 외부 제어 전압(VCTRL)과 상기 제 5 저항(R5)을 통한 접지 전압(Vss)이 정(+)입력 단자에 인가되는 제 2 증폭기(42)와, 상기 제 2 증폭기(42)의 출력 신호가 게이트단에 입력되고 한쪽 전극에는 상기 전류 미러부(31)로부터 전류 I2가 인가되며 다른쪽 전극은 상기 제 2 증폭기(42)의 부(-)입력 단자에 연결되는 제 2 엔모스(M2)와, 상기 제 2 엔모스(M2)의 다른쪽 전극에 연결되는 제 6 저항(R6)과, 에미터 단자가 상기 제 6 저항(R6)에 연결되고 베이스 단자와 콜렉터 단자가 접지 단자(Vss)에 연결되는 피형 트랜지스터(Q1)로 구성된다.In addition, the second linear amplifier circuit 33 has the external control voltage V CTRL through the fourth resistor R 4 and the ground voltage V ss through the fifth resistor R 5 positive (+). The second amplifier 42 applied to the input terminal and the output signal of the second amplifier 42 are input to the gate terminal, and the current I 2 is applied from the current mirror unit 31 to one electrode, and the other electrode. Is a second NMOS M 2 connected to the negative input terminal of the second amplifier 42 and a sixth resistor R 6 connected to the other electrode of the second NMOS M 2 . ) And an transistor Q 1 having an emitter terminal connected to the sixth resistor R 6 and a base terminal and a collector terminal connected to the ground terminal V ss .
그리고, 상기 가산부(34)는 상기 전류 미러부(31)와 접지단(Vss) 사이에 연결되는 제 7 저항(R)으로 구성되며, 상기 전류 미러부(31)로부터의 전류 I3, I4에 의하여 상기 제 7 저항(R)에 유기되는 전압을 증폭부 제어 전압(VCTAMP)으로 출력한다.The adder 34 includes a seventh resistor R connected between the current mirror 31 and the ground terminal Vss, and the currents I 3 and I from the current mirror 31. The voltage induced by the seventh resistor R by 4 is output as the amplifier control voltage V CTAMP .
여기서, 상기 전류 I3은 상기 제 1 선형 증폭 회로부(32)에 인가되는 전류I1과 동일한 값을 가지며, 상기 전류 I4는 상기 제 2 선형 증폭 회로부(33)에 인가되는 전류 I2와 동일한 값을 갖는다.Here, the current I 3 has the same value as the current I 1 applied to the first linear amplifier circuit part 32, and the current I 4 is the same as the current I 2 applied to the second linear amplifier circuit part 33. Has a value.
상기와 같이 구성되는 본 발명의 지수 함수 발생회로의 동작을 설명하면 다음과 같다.Referring to the operation of the exponential function generating circuit of the present invention configured as described above are as follows.
우선, 상기 제 1 선형 증폭 회로부(32)의 입력 및 출력 관계를 수학식으로 나타내면 다음과 같다.First, an input and output relationship of the first linear amplifying circuit unit 32 is represented as follows.
따라서, 증폭부 제어 전압(VCTAMP)은에 비례하게 된다.Therefore, the amplifier control voltage V CTAMP is Will be proportional to
즉, 도 4a에 도시된 바와 같이, 증폭부 제어 전압(VCTAMP)은 원점에서부터 상기 외부 제어 전압(VCTRL)에 비례하게 된다.That is, as shown in FIG. 4A, the amplifier control voltage V CTAMP is proportional to the external control voltage V CTRL from the origin.
그리고, 상기 제 2 선형 증폭 회로부(33)의 입력/ 출력 관계를 수식으로 나타내면 다음과 같다.In addition, the input / output relationship of the second linear amplifying circuit unit 33 is represented by the following equation.
즉, 상기 수학식 7에 나타난 바와 같이, 상기 N2노드에 상기 피형 트랜지스터(Q1)를 턴온(Turn-on)시킬 수 있을 만큼 충분히 큰 전압이 인가되지 않으면 상기 피형 트랜지스터(Q1)가 오프(Off)됨에 따라서 증폭부 제어 전압(VCTAMP)은 제로(0)의 값을 갖게 된다.That is, if the N 2 nodes the pihyeong transistor (Q 1) to turn on (Turn-on) can be as long as a sufficiently large voltage is applied may be the pihyeong transistor (Q 1) is off, as shown in Equation (7) As it is (Off), the amplifier control voltage V CTAMP has a value of zero.
그리고, 상기 피형 트랜지스터(Q1)가 턴온된 이후에는 상기 피형 트랜지스터(Q1)는 Ron. Q1의 저항을 가지며, 증폭부 제어 전압(VCTAMP)은 상기 수학식 8과 같이 표현되어 진다.And, since the pihyeong transistor (Q 1) is turned-on, the pihyeong the transistor (Q 1) R is on. With a resistance of Q1 , the amplifier control voltage (V CTAMP ) is expressed by Equation (8).
그리고, 상기 피형 트랜지스터(Q1)의 저항 Ron. Q1은 수 ㏀ 미만의 작은 값으로, 상기 제 6 저항(R6)값에 비하여 충분히 작기 때문에 이 값을 무시하고 상기 수학식 8을 다시 쓰면 다음과 같다.And the resistance R on. Of the transistor Q 1 . Q1 is a small value of less than a few kW, and is sufficiently small compared to the sixth resistor R 6 , so that this value is ignored and the equation 8 is rewritten as follows.
즉, 도 4b에 도시된 바와 같이, 상기 외부 제어 전압(VCTRL)이 특정 전압보다 작을 경우(즉, 상기 N2노드의 전압 VN2가 VBE.Q1-I2R6보다 작은 경우) 상기 증폭부 제어 전압(VCTAMP)은 제로의 값을 갖고, 상기 외부 제어 전압(VCTRL)이 상기 특정 전압보다 큰 경우(즉, 상기 N2노드의 전압 VN2가 VBE.Q1-I2R6보다 큰 경우) 상기 증폭부 제어 전압(VCTAMP)은 상기 외부 제어 전압(VCTRL)에 비례하게 된다.That is, as shown in FIG. 4B, when the external control voltage V CTRL is smaller than a specific voltage (that is, when the voltage V N2 of the N 2 node is smaller than V BE.Q1 -I 2 R 6 ), The amplifier control voltage V CTAMP has a value of zero, and when the external control voltage V CTRL is greater than the specific voltage (that is, the voltage V N2 of the N 2 node is V BE.Q1 −I 2 R). If greater than 6 ) the amplifier control voltage V CTAMP is proportional to the external control voltage V CTRL .
그리고, 상기 가산부(34)를 통해 상기 제 1 선형 증폭 회로부(32)의 출력과 상기 제 2 선형 증폭 회로부(33)의 출력을 합산하면 다음과 같이 표현된다.When the output of the first linear amplifying circuit unit 32 and the output of the second linear amplifying circuit unit 33 are added through the adding unit 34, the following is expressed.
여기서, 상기 기준 전압인 Vref를 상수(Constant)로 놓으면, 상기 증폭부 제어 전압(VCTAMP)은 상기 외부 제어 전압(VCTRL)의 저항의 비로 표현할 수 있다.If the reference voltage V ref is set to a constant, the amplifier control voltage V CTAMP may be expressed as a ratio of the resistance of the external control voltage V CTRL .
또한, 그 출력 파형은 도 4c에 도시된 바와 같다.Also, the output waveform is as shown in Fig. 4C.
즉, 상기 제 1 선형 증폭 회로부(32)의 출력 파형인 ⓐ와, 상기 제 2 선형 증폭 회로부(33)의 출력 파형인 ⓑ 그래프를 합산한 ⓒ 그래프가 출력된다.That is, a graph is obtained by summing ⓐ, which is an output waveform of the first linear amplifying circuit unit 32, and ⓑ, which is an output waveform of the second linear amplifying circuit unit 33 ,.
즉, 상기 가변 이득 증폭부(12)의 이상적인 입력신호인 지수함수 그래프인 ⓓ 그래프와 거의 비슷한 형태의 출력 파형이 얻을 수 있다.That is, an output waveform having a shape almost similar to the graph ⓓ which is an exponential function graph which is an ideal input signal of the variable gain amplifier 12 can be obtained.
상기와 같은 본 발명의 지수함수 발생회로는 다음과 같은 효과가 있다.The exponential function generation circuit of the present invention as described above has the following effects.
첫째, 증폭부 제어 전압을 외부 제어 전압에 저항비로 표현할 수 있으므로 안정적인 지수 함수를 생성할 수 있다.First, since the amplifier control voltage can be expressed as a resistance ratio to the external control voltage, it is possible to generate a stable exponential function.
둘째, 상기 피형 트랜지스터를 기생 PNP를 사용하여 형성할 수 있으므로 스탠다드 씨모스 공정만으로 소자를 제조할 수 있어 집적도를 향상시킬 수 있다.Second, since the parasitic PNP can be formed using the parasitic PNP, the device can be manufactured only using a standard CMOS process, thereby improving the degree of integration.
셋째, 회로 구조가 간단하고 저항비를 이용하여 전압과 전류를컨버젼(Conversion)하므로 매칭(Matching) 특성이 좋고 따라서 직류 전압인 상기 증폭부 제어 전압의 오프셋 특성이 향상된다.Third, since the circuit structure is simple and the voltage and the current are converted by using the resistance ratio, the matching characteristic is good, and thus the offset characteristic of the control voltage of the amplifier, which is a DC voltage, is improved.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0072364A KR100400766B1 (en) | 2000-12-01 | 2000-12-01 | Circuit for Generating of Exponential Function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0072364A KR100400766B1 (en) | 2000-12-01 | 2000-12-01 | Circuit for Generating of Exponential Function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020042985A KR20020042985A (en) | 2002-06-08 |
| KR100400766B1 true KR100400766B1 (en) | 2003-10-08 |
Family
ID=27678952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0072364A KR100400766B1 (en) | 2000-12-01 | 2000-12-01 | Circuit for Generating of Exponential Function |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100400766B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742272B2 (en) | 2005-01-31 | 2010-06-22 | Sumitomo (Shi) Construction Machinery Manufacturing Co., Ltd. | Handling machine using lifting magnet |
| KR100990088B1 (en) | 2008-07-25 | 2010-10-29 | 충북대학교 산학협력단 | Exponential Function Generator and Variable Gain Amplifier Using the Same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100730609B1 (en) * | 2005-02-01 | 2007-06-21 | 삼성전자주식회사 | Exponential function Generator |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930004707U (en) * | 1991-08-26 | 1993-03-20 | 대우정밀공업 주식회사 | Three function selection switch of mileage totalizer |
| US5757230A (en) * | 1996-05-28 | 1998-05-26 | Analog Devices, Inc. | Variable gain CMOS amplifier |
| KR100280506B1 (en) * | 1998-10-15 | 2001-02-01 | 김영환 | Automatic gain control circuit |
| KR100295678B1 (en) * | 1999-03-26 | 2001-07-12 | 김영환 | Linear gain control amplifier |
| KR100356022B1 (en) * | 1999-11-23 | 2002-10-18 | 한국전자통신연구원 | CMOS variable gain amplifier and control method therefor |
-
2000
- 2000-12-01 KR KR10-2000-0072364A patent/KR100400766B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930004707U (en) * | 1991-08-26 | 1993-03-20 | 대우정밀공업 주식회사 | Three function selection switch of mileage totalizer |
| US5757230A (en) * | 1996-05-28 | 1998-05-26 | Analog Devices, Inc. | Variable gain CMOS amplifier |
| KR100280506B1 (en) * | 1998-10-15 | 2001-02-01 | 김영환 | Automatic gain control circuit |
| KR100295678B1 (en) * | 1999-03-26 | 2001-07-12 | 김영환 | Linear gain control amplifier |
| KR100356022B1 (en) * | 1999-11-23 | 2002-10-18 | 한국전자통신연구원 | CMOS variable gain amplifier and control method therefor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742272B2 (en) | 2005-01-31 | 2010-06-22 | Sumitomo (Shi) Construction Machinery Manufacturing Co., Ltd. | Handling machine using lifting magnet |
| KR100990088B1 (en) | 2008-07-25 | 2010-10-29 | 충북대학교 산학협력단 | Exponential Function Generator and Variable Gain Amplifier Using the Same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020042985A (en) | 2002-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5929710A (en) | Cascode single-ended to differential converter | |
| KR930015349A (en) | Log conversion circuit | |
| KR20070080153A (en) | Voltage reference circuit and current reference circuit using vertical bipolar junction transistor implemented by cmos process | |
| KR940006365B1 (en) | Current mirror circuit | |
| KR20020035324A (en) | Differential amplifier | |
| US6542098B1 (en) | Low-output capacitance, current mode digital-to-analog converter | |
| KR100400766B1 (en) | Circuit for Generating of Exponential Function | |
| US5216381A (en) | Unitary-gain final stage particularly for monolithically integratable power amplifiers | |
| US4237426A (en) | Transistor amplifier | |
| US5124586A (en) | Impedance multiplier | |
| US4994694A (en) | Complementary composite PNP transistor | |
| US6184728B1 (en) | Output circuit | |
| KR0158625B1 (en) | Bipola transistor circuit having free collector node | |
| KR960036029A (en) | Semiconductor integrated circuit | |
| US7230476B1 (en) | Bipolar high impedance element | |
| KR970077970A (en) | Differential amplifier | |
| EP1357664A3 (en) | Variable gain amplifer | |
| JPH0630422B2 (en) | Electronic switch | |
| US6255868B1 (en) | Buffer circuit and hold circuit | |
| EP0486986B1 (en) | Buffer circuit | |
| RU2284564C1 (en) | Reference current source | |
| JP4609308B2 (en) | Semiconductor circuit device | |
| KR100529410B1 (en) | fully-differential bipolar current-controlled current amplifier | |
| JP2594541Y2 (en) | Amplifier circuit | |
| JPH10126171A (en) | Amplifier having low offset |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130425 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140609 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150701 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |