KR100280506B1

KR100280506B1 - Automatic gain control circuit

Info

Publication number: KR100280506B1
Application number: KR1019980043120A
Authority: KR
Inventors: 손영순
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-10-15
Filing date: 1998-10-15
Publication date: 2001-02-01
Also published as: KR20000025859A

Abstract

본 발명은 자동 이득 제어 회로에 관한 것으로, 종래의 무선통신 시스템에서 송수신 전력의 적절한 레벨을 조절하는 자동 이득 제어 회로에 있어서 바이씨모스(BiCMOS) 또는 바이폴라 접합 트랜지스터(BJT)를 이용하여 지수함수 특성을 갖는 이득 제어 전압을 출력함으로써, 제조원가가 상승하고 전력소모가 심한 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 지수함수 특성을 갖는 이득 제어 전압을 출력하여 외부 제어 전압에 대한 전력이득의 선형성을 유지함에 있어서 씨모스 및 서브 피엔피 트랜지스터를 사용함으로써, 제조원가 및 전력 소모를 절감하는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic gain control circuit, and has an exponential function using a biCMOS or a bipolar junction transistor (BJT) in an automatic gain control circuit that adjusts an appropriate level of transmit and receive power in a conventional wireless communication system. By outputting a gain control voltage having a, there is a problem that the manufacturing cost rises and the power consumption is severe. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and the CMOS and sub-PNP transistors in maintaining the linearity of the power gain with respect to the external control voltage by outputting a gain control voltage having an exponential function characteristics By using, there is an effect of reducing the manufacturing cost and power consumption.

Description

Automatic gain control circuit

본 발명은 자동 이득 제어 회로에 관한 것으로, 특히 무선통신 시스템에서 송수신 전력의 적절한 레벨을 조절하는 자동 이득 제어 회로에 있어서 씨모스(CMOS) 및 서브 피엔피(Sub PNP) 트랜지스터를 이용하여 지수(Exponential)함수 특성을 갖는 이득 제어 전압을 출력하여 로그(Log)함수 특성을 갖는 전력 이득을 선형(Linear)적으로 출력하도록 한 자동 이득 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic gain control circuit, and more particularly, to an exponential using a CMOS and a sub PNP transistor in an automatic gain control circuit that adjusts an appropriate level of transmit and receive power in a wireless communication system. The present invention relates to an automatic gain control circuit which outputs a gain control voltage having a function characteristic and linearly outputs a power gain having a log function characteristic.

일반적인 코드 분할 다중 접속 방식(CDMA : Code Division Multiple Access)의 무선통신 시스템에서 자동 이득 제어 회로는 단말기와 기지국간의 거리가 멀어지면 이득 제어 전압의 출력을 높여 큰 전력의 신호를 출력하고, 반대로 가까워지면 상기 이득 제어 전압의 출력을 낮춰 적은 전력의 신호를 출력함으로써, 상기 기지국과 단말기간의 전력소모를 조절하는 회로이다.In a code division multiple access (CDMA) wireless communication system, the automatic gain control circuit increases the output of the gain control voltage when the distance between the terminal and the base station increases and outputs a large power signal. A circuit for controlling power consumption between the base station and the terminal by outputting a signal of less power by lowering the output of the gain control voltage.

도 1은 종래 일반적인 무선 통신 시스템에서 증폭 회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 입력신호(Vin)를 이득 제어 전압(Vcont)에 따라 증폭하여 출력하는 제1 증폭부(10)와; 상기 제1 증폭부(10)의 출력신호를 입력받아 원하는 주파수의 신호만을 선택하여 출력함과 동시에 노이즈를 제거하는 대역필터(20)와; 상기 이득 제어 전압(Vcont)에 따라 상기 대역필터(20)의 출력신호를 증폭하여 출력하는 제2 증폭부(30)와; 외부 제어 전압(VAGC)을 인가받아 상기 제1,제2 증폭부(10)(30)의 증폭이득을 제어하는 이득 제어부(40)로 구성된다.FIG. 1 is a block diagram showing a configuration of an amplifier circuit in a conventional wireless communication system. As shown in FIG. 1, the first amplifier 10 amplifies and outputs an input signal Vin according to a gain control voltage Vcont. ; A band filter 20 that receives the output signal of the first amplifier 10 and selects and outputs only a signal having a desired frequency and removes noise at the same time; A second amplifier 30 amplifying and outputting an output signal of the band pass filter 20 according to the gain control voltage Vcont; The gain control unit 40 is configured to control an amplification gain of the first and second amplifiers 10 and 30 by receiving an external control voltage VAGC.

상기 이득 제어부(40)는 도 2에 도시된 바와 같이 연산증폭기(OPA)의 비반전단자(+)는 애노드가 접지에 연결된 제1 다이오드(D1)의 캐소드에 연결되고, 상기 연산증폭기(OPA)의 반전단자(-)가 제1 저항(R1)을 통해 외부 제어 전압(VAGC)에 연결됨과 동시에 제2 저항(R2)을 통해 캐소드가 상기 연산증폭기(OPA)의 출력단과 연결된 제2 다이오드(D2)의 애노드에 연결되어 구성되며, 이와같이 구성된 종래 기술에 따른 동작과정을 도 3 및 도 4를 참조하여 상세히 설명하면 다음과 같다.As shown in FIG. 2, the gain control unit 40 has a non-inverting terminal (+) of the operational amplifier OPA connected to the cathode of the first diode D1 whose anode is connected to ground, and the operational amplifier OPA. The second diode (D2) of which the inverting terminal (-) of is connected to the external control voltage (VAGC) through the first resistor (R1) and the cathode is connected to the output terminal of the operational amplifier (OPA) through the second resistor (R2) It is configured to be connected to the anode of), and the operation process according to the prior art thus constructed will be described in detail with reference to FIGS. 3 and 4 as follows.

우선, 무선 통신 시스템에서 자동 이득 제어 회로의 입력전압(Vin)은 단일 중간 주파수 신호로서, 이를 인가받은 제1 증폭기(10)는 이득 제어부(40)의 이득 제어 전압(Vcont)에 따라 증폭하여 출력하게 된다.First, in the wireless communication system, the input voltage Vin of the automatic gain control circuit is a single intermediate frequency signal, and the first amplifier 10 receives the amplified signal according to the gain control voltage Vcont of the gain control unit 40. Done.

그리고, 상기 제1 증폭기(10)의 출력신호를 입력받은 대역필터(20)는 원하는 주파수 신호를 선택함과 동시에 노이즈를 제거하여 출력하고, 이를 입력받은 제2 증폭기(30)는 상기 이득 제어부(40)의 이득 제어 전압(Vcont)에 따라 증폭하여 출력하게 된다.In addition, the band filter 20 receiving the output signal of the first amplifier 10 selects a desired frequency signal and simultaneously removes and outputs a noise, and the inputted second amplifier 30 receives the gain control unit ( Amplified and output according to the gain control voltage Vcont of 40).

여기서, 상기 이득 제어부(40)의 연산증폭기(OPA)는 반전단자(-)로 제1 저항(R1)을 통해 상기 외부 제어 전압(VAGC)을 인가받고, 비반전단자(+)는 제1 다이오드(D1)를 통해 접지된다.Here, the operational amplifier OPA of the gain controller 40 receives the external control voltage VAGC through the first resistor R1 through the inverting terminal (-), and the non-inverting terminal (+) receives the first diode. It is grounded through (D1).

따라서, 상기 외부 제어 전압(VAGC)은 제1,제2 저항(R1)(R2) 및 제2 다이오드(D2)를 통해 상기 연산증폭기(OPA)의 출력단으로 인가되므로, 상기 제2 다이오드(D2)를 통해 흐르는 전류(ID2)는 이 된다.Therefore, the external control voltage VAGC is applied to the output terminal of the operational amplifier OPA through the first and second resistors R1 and R2 and the second diode D2, and thus, the second diode D2. The current flowing through (ID2) Becomes

그러므로, 상기 이득 제어부(40)의 이득 제어 전압(Vcont)은 이 되고, 이때, 상기 외부 제어 전압(VAGC)은 상기 제1 저항(R1)에 인가되는 전압이므로, 상기 이득 제어 전압(Vcont)은 아래의 식(1)을 만족하게 된다.Therefore, the gain control voltage Vcont of the gain control unit 40 is In this case, since the external control voltage VAGC is a voltage applied to the first resistor R1, the gain control voltage Vcont satisfies Equation 1 below.

……… (1) … … … (One)

즉, 상기 이득 제어 전압(Vcont)은 도 3과 같이 상기 외부 제어 전압(VAGC)에 대해 지수함수적으로 증가하게 된다.That is, the gain control voltage Vcont increases exponentially with respect to the external control voltage VAGC as shown in FIG. 3.

또한, 상기 이득 제어부(40)의 지수함수적인 이득 제어 전압(Vcont)을 인가받은 상기 제1,제2 증폭기(10)(30)는 각각 입력전압을 지수함수적으로 증폭하여 출력하게 되므로, 이에 상기 제1,제2 증폭기(10)(30)의 전력이득(PG)은In addition, since the first and second amplifiers 10 and 30, which have received the exponential gain control voltage Vcont of the gain control unit 40, respectively amplify and output the input voltage exponentially, The power gain PG of the first and second amplifiers 10 and 30 is

PG = 20log ( ) - (필터 이득 손실)이므로, 상기 제1,제2 증폭기(10)(30)는 선형적으로 증폭동작을 수행하게 된다.PG = 20log ( )-(Filter gain loss), the first and second amplifiers 10 and 30 perform amplification linearly.

따라서, 상기 코드 분할 다중 접속 방식의 무선통신 시스템은 전력 레벨로 그 송수신 신호의 크기를 조절하므로, 상기 자동 이득 제어 회로에서 전력이득(PG)은 도 4와 같이 상기 외부 제어 전압(VAGC)에 대해 선형성을 유지하게 된다.Accordingly, since the code division multiple access wireless communication system adjusts the magnitude of the transmitted / received signal at a power level, the power gain PG in the automatic gain control circuit is determined with respect to the external control voltage VAGC as shown in FIG. 4. Maintain linearity.

상기와 같이 종래의 무선통신 시스템에서 송수신 전력의 적절한 레벨을 조절하는 자동 이득 제어 회로에 있어서 바이씨모스(BiCMOS) 또는 바이폴라 접합 트랜지스터(BJT)를 이용하여 지수함수 특성을 갖는 이득 제어 전압을 출력함으로써, 제조원가가 상승하고 전력소모가 심한 문제점이 있었다.As described above, in an automatic gain control circuit for controlling an appropriate level of transmit / receive power in a conventional wireless communication system, a gain control voltage having an exponential function is output by using a BiCMOS or a bipolar junction transistor (BJT). As a result, manufacturing costs rose and power consumption was severe.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 씨모스 및 서브 피엔피 트랜지스터를 이용하여 지수함수 특성을 갖는 이득 제어 전압을 출력하여 로그함수 특성을 갖는 전력 이득을 선형적으로 출력하도록 한 자동 이득 제어 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and linearly obtains a power gain having a logarithmic function by outputting a gain control voltage having an exponential function using a CMOS and a sub PNP transistor. It is an object of the present invention to provide an automatic gain control circuit for outputting the signal.

도 1은 종래 일반적인 무선 통신 시스템에서 증폭 회로의 구성을 보인 블록도.1 is a block diagram showing the configuration of an amplifier circuit in a conventional wireless communication system.

도 2는 도 1에서 이득 제어부의 구성을 보인 회로도.FIG. 2 is a circuit diagram illustrating a configuration of a gain controller in FIG. 1. FIG.

도 3은 도 1에서 외부 제어 전압 및 이득 제어 전압의 관계를 보인 도.3 is a diagram illustrating a relationship between an external control voltage and a gain control voltage in FIG. 1;

도 4는 도 2에서 외부 제어 전압 및 전력이득의 관계를 보인 도.4 is a diagram illustrating a relationship between an external control voltage and a power gain in FIG. 2.

도 5는 본 발명 자동 이득 제어 회로의 구성을 보인 회로도.5 is a circuit diagram showing the configuration of the automatic gain control circuit of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

R1 ∼ R5 : 저항 C1 : 커패시터R1 to R5: resistor C1: capacitor

NM1,NM2 : 엔모스 트랜지스터 OPA : 연산증폭기NM1, NM2: NMOS transistor OPA: Operational Amplifier

QP : 피타입 바이폴라 트랜지스터QP: P-type Bipolar Transistor

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 외부 제어 전압은 제1 저항을 통해 연산증폭기의 비반전단자에 연결함과 아울러 제2 저항을 통해 콜렉터를 접지에 연결한 피타입 바이폴라 트랜지스터의 이미터에 연결하고, 상기 연산증폭기의 반전단자와 출력단사이에 제3 저항과 커패시터를 병렬연결하고, 전원전압이 전류원을 통해 제1 엔모스 트랜지스터의 게이트 및 드레인에 공통 접속함과 아울러 제2 엔모스 트랜지스터의 게이트 및 상기 피타입 바이폴라 트랜지스터의 베이스에 연결하고, 상기 제1,제2 엔모스 트랜지스터의 소오스는 각각 접지에 연결하고, 전원전압은 제4 저항 및 제1 노드를 통해 상기 제2 엔모스 트랜지스터의 드레인에 연결함과 아울러 제5 저항을 통해 상기 연산증폭기의 반전단자에 연결하여 구성된 것을 특징으로 한다.The configuration of the present invention for achieving the above object is that the external control voltage is connected to the non-inverting terminal of the operational amplifier through the first resistor and the already connected type of bipolar transistor connected to the collector through the second resistor. A third resistor and a capacitor in parallel between the inverting terminal and the output terminal of the operational amplifier, the power supply voltage is commonly connected to the gate and the drain of the first NMOS transistor through a current source, and the second NMOS A gate of a transistor and a base of the type bipolar transistor, a source of the first and second NMOS transistors respectively connected to a ground, and a power supply voltage of the second NMOS through a fourth resistor and a first node It is connected to the drain of the transistor and is connected to the inverting terminal of the operational amplifier through a fifth resistor.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

도 5는 본 발명 자동 이득 제어 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 외부 제어 전압(VAGC)은 제1 저항(R1)을 통해 연산증폭기(OPA)의 비반전단자(+)에 연결함과 아울러 제2 저항(R2)을 통해 콜렉터를 접지에 연결한 피타입 바이폴라 트랜지스터(QP)의 이미터에 연결하고, 상기 연산증폭기(OPA)의 반전단자(-)와 출력단사이에 제3 저항(R3)과 커패시터(C1)를 병렬연결하고, 전원전압(VDD)이 전류원(ISS)을 통해 제1 엔모스 트랜지스터(NM1)의 게이트 및 드레인에 공통 접속함과 아울러 제2 엔모스 트랜지스터(NM2)의 게이트 및 상기 피타입 바이폴라 트랜지스터(QP)의 베이스에 연결하고, 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)의 소오스는 각각 접지에 연결하고, 전원전압(VSS)은 제4 저항(R4) 및 제1 노드(A)를 통해 상기 제2 엔모스 트랜지스터(NM2)의 드레인에 연결함과 아울러 제5 저항(R5)을 통해 상기 연산증폭기(OPA)의 반전단자(-)에 연결하여 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 설명한다.FIG. 5 is a circuit diagram illustrating an automatic gain control circuit of the present invention, and as shown therein, the external control voltage VAGC is connected to the non-inverting terminal (+) of the operational amplifier OPA through the first resistor R1. In addition, a third resistor is connected between the inverting terminal (-) and the output terminal of the operational amplifier OPA by connecting a collector to a grounded bipolar transistor QP through a second resistor R2. (R3) and capacitor C1 are connected in parallel, and the power supply voltage VDD is commonly connected to the gate and the drain of the first NMOS transistor NM1 through the current source ISS, and the second NMOS transistor NM2. ) And a source of the first and second NMOS transistors NM1 and NM2 are respectively connected to ground, and a power supply voltage VSS is connected to the fourth of the type bipolar transistor QP. Through the resistor R4 and the first node A to the drain of the second NMOS transistor NM2. In addition to the connection is configured by connecting to the inverting terminal (-) of the operational amplifier (OPA) through a fifth resistor (R5), the operation process according to the present invention configured as described above will be described.

먼저, 전류원(ISS)에 일정한 전류가 흐르는 경우, 제1 엔모스 트랜지스터(NM1)를 통해 흐르는 전류(I1)는 상기 전류원(ISS)을 통해 인가되는 전류(ISS)에서 피타입 바이폴라 트랜지스터(QP)의 게이트에 인가되는 전류(IB)를 뺀 전류가 흐르고, 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)는 전류 미러(Current Mirror)가 되므로 상기 제2 엔모스 트랜지스터(NM2)에 흐르는 전류(I2)는 상기 제1 엔모스 트랜지스터(NM1)를 통해 흐르는 전류(I1)와 같다.First, when a constant current flows through the current source ISS, the current I1 flowing through the first NMOS transistor NM1 is a type bipolar transistor QP at a current ISS applied through the current source ISS. A current is obtained by subtracting the current IB applied to the gate of the gate, and the first and second NMOS transistors NM1 and NM2 become current mirrors and thus flow in the second NMOS transistor NM2. Current I2 is equal to current I1 flowing through the first NMOS transistor NM1.

따라서, 상기 피타입 바이폴라 트랜지스터(QP)의 게이트에 인가되는 전류(IB)와 제5 저항(R5)을 통해 연산증폭기(OPA)에 인가되는 전류(Icont)가 같아지므로, 이득 제어 전압(Vcont)은 제3,제5 저항(R3)(R5)에 의해 제1 노드(A)의 전압(VA)을 분배한 값( )을 갖는다.Accordingly, since the current IB applied to the gate of the type bipolar transistor QP and the current Icon applied to the operational amplifier OPA through the fifth resistor R5 are the same, the gain control voltage Vcont is the same. Is a value obtained by dividing the voltage VA of the first node A by the third and fifth resistors R3 and R5 ( Has

여기서, 상기 제1 노드(A)의 전압(VA)은 상기 제5 저항(R5)과 이를 통해 인가되는 전류(Icont)의 곱이고, 상기 전류(Icont)와 전류(IB)가 같으므로, 상기 이득 제어 전압(Vcont)은 제3 저항(R3)과 전류(IB)의 곱한 값을 갖는다.Here, the voltage VA of the first node A is the product of the fifth resistor R5 and the current Icont applied thereto, and the current Icont is equal to the current IB, so The gain control voltage Vcont has a product of the third resistor R3 and the current IB.

그리고, 상기 전류(IB)는 이고, 여기서, 상기 IBo는 상기 피타입 바이폴라 트랜지스터(QP)의 베이스 역포화 전류이고 VBE는 베이스와 이미터간의 전압으로, 상기 베이스-이미터 전압(VBE)은 상기 외부 제어 전압(VAGC)에 따라 변한다.The current IB is Where IBo is the base desaturation current of the type bipolar transistor QP and VBE is the voltage between the base and the emitter, and the base-emitter voltage VBE is in accordance with the external control voltage VAGC. Change.

따라서, 상기 이득 제어 전압(Vcont)은 상기 피타입 바이폴라 트랜지스터(QP)의 베이스 전류 특성을 이용하여 상기 외부 제어 전압(VAGC)에 대해 지수함수특성을 갖게 되므로, 상기 제1,제2 증폭기(10)(30)의 전력이득(PG)은 상기 외부 제어 전압(VAGC)에 대해 선형성을 유지한다.Therefore, the gain control voltage Vcont has an exponential function with respect to the external control voltage VAGC using the base current characteristic of the type bipolar transistor QP, so that the first and second amplifiers 10 The power gain PG of c) 30 maintains linearity with respect to the external control voltage VAGC.

상기에서 상세히 설명한 바와 같이, 본 발명은 지수함수 특성을 갖는 이득 제어 전압을 출력하여 외부 제어 전압에 대한 전력이득의 선형성을 유지함에 있어서 씨모스 및 서브 피엔피 트랜지스터를 사용함으로써, 제조원가 및 전력소모를 절감하는 효과가 있다.As described in detail above, the present invention uses the CMOS and sub PNP transistor in outputting a gain control voltage having an exponential function to maintain power linearity with respect to an external control voltage, thereby reducing manufacturing cost and power consumption. There is a saving effect.

Claims

The external control voltage is connected to the non-inverting terminal of the operational amplifier through the first resistor and to the emitter of the type bipolar transistor connected to the collector through the second resistor, and to the inverting terminal and the output terminal of the operational amplifier. A third resistor and a capacitor are connected in parallel, and a power supply voltage is commonly connected to the gate and the drain of the first NMOS transistor through a current source, and connected to the gate of the second NMOS transistor and the base of the type bipolar transistor. The source of the first and second NMOS transistors are connected to ground, respectively, and the power supply voltage is connected to the drain of the second NMOS transistor through a fourth resistor and a first node. And an inverting terminal of the operational amplifier.