KR100390893B1 - Method for manufacturing thin film transistor - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000010408 film Substances 0.000 claims abstract description 70
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 238000010894 electron beam technology Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 9
- 239000011521 glass Substances 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 abstract 1
- 238000001723 curing Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001227 electron beam curing Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
- H01L21/02351—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to corpuscular radiation, e.g. exposure to electrons, alpha-particles, protons or ions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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Abstract
Description
본 발명은 에스램 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 에스램 소자의 부하 디바이스인 박막 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an ESRAM device, and more particularly, to a method of manufacturing a thin film transistor which is a load device of an ESRAM device.
일반적으로 에스램은 디램과 달리 주기적으로 저장된 정보를 재충전시킬 필요 없으며, 디램에 비하여 설계가 용이하며, 잠재적인 문제가 적게 발생하는 장점이 있으며, 빠른 스피드와 저전력 소모 및 단순 작동으로 소자를 구동시킬 수 있으므로 매우 각광받는 메모리 소자이다.In general, unlike DRAMs, ESRAMs do not need to recharge periodically stored information, they are easier to design than dirams, have the potential to generate fewer potential problems, and operate devices with faster speeds, lower power consumption and simpler operation. It is a very popular memory device.
이러한 에스램은, 부하 디바이스와 풀 다운 트랜지스터로 구성된 인버터가 크로스커플된 구조이며, 부하 디바이스와 풀 다운 트랜지스터 사이에는 통과 트랜지스터가 연결된다. 이때, 부하 디바이스는 저항이 높은 박막 트랜지스터 또는 고저항체를 이용하여, 풀 다운 트랜지스터 및 통과 트랜지스터의 드레인 전하의 누설 전류를 최소화하기 위함이다.Such an ESRAM is a cross-coupled structure of an inverter composed of a load device and a pull-down transistor, and a pass transistor is connected between the load device and the pull-down transistor. At this time, the load device is to minimize the leakage current of the drain charge of the pull-down transistor and the pass transistor by using the high-resistance thin film transistor or the high resistance element.
이와같이, 부하 디바이스를 박막 트랜지스터로 하는 종래의 에스램은, 제 1 도에 도시된 바와 같이, 소자와 소자간을 분리하는 필드 산화막(2)이 구비된 반도체 기판에 게이트 산화막(1A)이 형성되고, 제 1 폴리실리콘막이 공지된 증착방식에 의하여, 증착된다. 이어서 제 1 폴리실리콘막은 에스램 소자를 구성하는 트랜지스터의 게이트 전극(3A) 및 상호 배선층(3B)의 형태로 식각되고, 전체 구조물 상부에 제 1 산화막(4)이 증착되고, 제 1 산화막(4)은 에스램을 구성하는 트랜지스터들 중 풀다운 트랜지스터의 소오스 예정 영역이 노출되도록이 소정 부분 식각된다. 이어서, 제 2 폴리실리콘막이 구조물 전면에 증착되고, 소정 크기로 패터닝되어 에스램의 접지 라인(5)이 형성된다. 그런다음, 하부 구조물과 상부 구조물 간의 절연 평탄화를 도모하기 위하여, 제 2 산화막(6), 평탄화 절연막(7) 및 제 3 산화막(8)이 순차적으로 형성되고, 제 2 산화막(6), 평탄화 절연막(7) 및 제 3 산화막(8)은 풀다운 트랜지스터의 드레인 영역과 인터 커넥션 라인(3A)의 소정 부분 즉, 제 1 도에서 제 1 또는 제 2 노드(N1,N2)에 해당하는 접합 영역이 노출되도록 식각되어, 노드 콘택홀이 형성된다. 이어서, 전체 구조물 상부면에 제 3 폴리실리콘막이 공지된 증착방식에 의하여 형성되고, 제 3 폴리실리콘막은 박막 트랜지스터의 게이트 전극 예정 영역 및 노드 콘택홀내 및 콘택홀 인접한 부위에 존재하도록 패터닝되어, 박막 트랜지스터의 게이트 전극(9A)과, 제 1 노드 콘택라인(9B)이 형성된다. 그후, 게이트 산화막(10)이 증착되고, 박막 트랜지스터 예정 영역 상부에만 패터닝한 다음, 제 2 노드 콘택 라인, 박막 트랜지스터의 채널 및 Vcc 라인용 제 4 폴리실리콘막이 전체 구조물 상부에 형성된다. 이때의 제 4 폴리실리콘막은 아몰퍼스 실리콘막으로 약 300 내지 400Å두께로 형성된 후, 고체상 성장법(solid phase growth)에 의하여 폴리실리콘화하고, 이 폴리실리콘막에 문턱 전압을 조절하기 위한 불순물이 이온 주입되고, 이어서, 박막 트랜지스터의 소오스, 드레인 전극용 불순물이 이온 주입되어, 소오스, 드레인 전극이 형성된다. 그 후에, 에스 램을 전기적으로 구동시키기 위한 일련의 금속 배선 공정이 진행된다.Thus, in the conventional ESRAM in which the load device is a thin film transistor, as shown in FIG. 1, the gate oxide film 1A is formed on the semiconductor substrate provided with the field oxide film 2 for separating elements and elements , The first polysilicon film is deposited by a known deposition method. The first polysilicon film is etched in the form of the gate electrode 3A and the interconnection layer 3B of the transistor constituting the ESRAM device and the first oxide film 4 is deposited on the entire structure and the first oxide film 4 Is partially etched so as to expose a predetermined region of the source of the pull-down transistor among the transistors constituting the ESRAM. Then, a second polysilicon film is deposited on the entire surface of the structure and patterned to a predetermined size to form the ground line 5 of the SRAM. Then, a second oxide film 6, a planarization insulating film 7 and a third oxide film 8 are sequentially formed in order to planarize insulation between the lower structure and the upper structure, and the second oxide film 6, The junction region corresponding to the drain region of the pull-down transistor and the predetermined portion of the interconnection line 3A, that is, the first or second node N1 or N2 in the first view, So that a node contact hole is formed. Then, a third polysilicon film is formed on the upper surface of the entire structure by a known deposition method, and the third polysilicon film is patterned so as to exist in the gate electrode predetermined region and the node contact hole and the contact hole adjacent portion of the thin film transistor, The gate electrode 9A and the first node contact line 9B are formed. Then, the gate oxide film 10 is deposited and patterned only on the predetermined region of the thin film transistor, and then a fourth polysilicon film for the second node contact line, the channel of the thin film transistor, and the Vcc line is formed on the entire structure. At this time, the fourth polysilicon film is formed to a thickness of about 300 to 400 Å by an amorphous silicon film, and then polysilicon is formed by solid phase growth. Impurities for controlling the threshold voltage of the polysilicon film are ion- Then, impurities for the source and drain electrodes of the thin film transistor are ion-implanted to form the source and drain electrodes. Thereafter, a series of metallization processes are carried out to electrically drive the ESRAM.
그러나, 상기와 같이, 불순물의 이온 주입 공정에 의하여, 문턱 전압 및 전류 특성을 조절하는 박막 트랜지스터는, 최종 공정 단계까지 이온 주입 공정에 의하여 조절된 특성을 유지하지 않고, 후속의 열공정, 증착 공정시, 그 특성이 변화하게 된다.However, as described above, the thin film transistor, which controls the threshold voltage and the current characteristic by the ion implantation process of the impurity, does not maintain the characteristics controlled by the ion implantation process until the final process step, The characteristics of the city are changed.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 박막 트랜지스터의 제조 공정시, 이온 주입 공정을 배제하고도, 소망하는 특성을 지닌 박막 트랜지스터를 형성할 수 있는 에스램 소자의 제조방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide a method of manufacturing an ESRAM element capable of forming a thin film transistor having desired characteristics, The purpose is to provide.
도 1 은 종래의 에스램 소자의 박막 트랜지스터 제조방법을 설명하기 위한 단면도.1 is a cross-sectional view illustrating a method of manufacturing a thin film transistor of an esram device according to the related art.
도 2A 내지 2D 는 본 발명에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도.2A to 2D are sectional views for explaining a method of manufacturing a thin film transistor according to the present invention.
도 3 은 본 발명의 SOG 막의 전자빔 큐어링에 의한 문턱 전압 조절과 문턱 전압 조절 이온의 주입에 의한 문턱 전압이 조절됨을 비교하여 나타낸 그래프.FIG. 3 is a graph comparing threshold voltage control by electron beam curing of the SOG film of the present invention and threshold voltage control by implantation of threshold voltage adjusting ions. FIG.
*도면의 주요 부분에 대한 부호의 설명*Description of the Related Art [0002]
1-반도체 기판 9A-박막 트랜지스터의 게이트 전극1-semiconductor substrate 9A-gate electrode of thin film transistor
10-박막 트랜지스터의 게이트 절연막The gate insulating film of the 10-
11A, 11B- 소오스, 드레인 영역 11C-채널 영역11A, 11B-source and drain regions 11C-channel regions
12-절연 산화막 13-제 1 금속 배선12-insulating oxide film 13-first metal wiring
14-제 1 층간 절연막 15-SOG막14-First interlayer insulating film 15-SOG film
15-1 - 경화된 SOG막 16-제 2 층간절연막15-1 - Cured SOG film 16 - Second interlayer insulating film
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 집적회로가 형성된 반도체 기판을 준비하는 단계; 상기 반도체 기판상부에 게이트 전극을 형성하는 단계; 결과물 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 채널 형성용막을 형성하는 단계; 상기 채널 형성용 막의 소정 부분에 불순물을 주입하여, 소오스, 드레인 및 채널 영역을 갖는 박막 트랜지스터를 형성하는 단계; 박막 트랜지스터가 구비된 결과물 상부에 절연 산화막, 금속 배선, 제 1 층간 절연막 및 평탄화막을 순차적으로 형성하는 단계; 상기 평탄화막을 큐어링 하는 단계; 및 상기 큐어링된 평탄화막 상부에 제 2 층간 절연막을 형성하는 단계를 포함하며, 상기 평탄화막의 큐어링은 전자 빔에 의하여 큐어링하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a semiconductor substrate on which an integrated circuit is formed; Forming a gate electrode on the semiconductor substrate; Forming a gate insulating film on the resultant product; Forming a channel forming film on the gate insulating film; Implanting impurities into a predetermined portion of the channel forming film to form a thin film transistor having a source, a drain, and a channel region; Sequentially forming an insulating oxide film, a metal interconnection, a first interlayer insulating film, and a planarizing film on the resultant product having the thin film transistor; Curing the planarizing film; And forming a second interlayer insulating film on the cured planarizing film, wherein the curing of the planarizing film is cured by an electron beam.
본 발명에 의하면, 에스램 소자의 부하 디바이스 역할을 하는 박막 트랜지스터의 제조 공정시, 별도로 문턱 전압 조절 단계를 배제하고, 대신에 박막 트랜지스터 상부에 형성되는 SOG막의 큐어링공정시 전자 빔에 의하여 큐어링하여, 박막 트랜지스터의 문턱전압을 조절하므로써, 공정 스텝을 감소시킬 수 있다.According to the present invention, in the manufacturing process of the thin film transistor serving as the load device of the ESRAM device, the step of adjusting the threshold voltage is excluded separately. Instead, in the curing process of the SOG film formed on the thin film transistor, By adjusting the threshold voltage of the thin film transistor, the number of process steps can be reduced.
[실시예][Example]
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 2 는 본 발명에 따른 에스램 소자의 제조방법을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a method of manufacturing an esram device according to the present invention.
본 실시예에서는 에스램 소자의 박막 트랜지스터가 형성되기 이전의 공정에 대하여는 중복 설명을 배제하고, 종래와 동일한 부분에 대하여는 동일한 부호를 부여하도록 한다.In the present embodiment, the description of the steps before the formation of the thin film transistor of the esram device is omitted, and the same reference numerals are given to the same portions as those in the prior art.
도 2A를 참조하여, 에스램 소자의 트랜지스터 및 폴리실리콘 배선이 형성된 반도체 기판 상부에 박막 트랜지스터의 게이트 전극을 형성하기 위한 제 4 폴리실리콘막이 증착되고, 제 4 폴리실리콘막은 소정 크기로 패터닝되어, 박막 트랜지스터의 게이트 전극(9A)가 형성된다. 이어서, 결과물 상부에 박막 트랜지스터의 게이트 절연막(10)과 박막 트랜지스터의 채널 형성용 폴리실리콘막(11)이 순차적으로 형성된다.Referring to FIG. 2A, a fourth polysilicon film for forming a gate electrode of a thin film transistor is deposited on a semiconductor substrate on which an transistor of the Lambda element and a polysilicon wiring are formed, and the fourth polysilicon film is patterned to a predetermined size, The gate electrode 9A of the transistor is formed. Subsequently, a gate insulating film 10 of the thin film transistor and a polysilicon film 11 for forming a channel of the thin film transistor are sequentially formed on the resultant structure.
그 후에, 도 2B에 도시된 바와 같이, 채널 형성용 폴리실리콘막(11)에 소정의 불순물을 소오스, 드레인 예정 영역에 이온 주입하여, 소오스 영역(11A)과, 드레인 영역(11B) 및 채널 영역(11C)이 한정된다.2B, a predetermined impurity is ion-implanted into a predetermined region of the source and drain regions of the polysilicon film 11 for forming a channel to form a source region 11A, a drain region 11B, (11C) is limited.
그리고 나서, 도 2C에 나타낸 바와 같이, 채널 형성용 폴리실리콘막(11) 상부에 절연산화막(12), 금속 배선막(13), 제 1 층간 절연막(14) 및 하부 면의 평탄화를 위한 SOG막(spin on glass:15)이 순차적으로 형성된다.2C, an insulating oxide film 12, a metal interconnection film 13, a first interlayer insulating film 14, and an SOG film for planarization of the lower surface are formed on the polysilicon film 11 for channel formation, (spin on glass) 15 are sequentially formed.
그 후에, 결과물 최상단의 SOG막(15)는 전자 빔(electron-beam)에 의하여 큐어링(curing)되어, 도 2C에 도시된 바와 같이, 결과물 표면이 평탄하게 된다. 이때, 일반적인 큐어링 공정 대신 전자빔에 의하여 큐어링 공정을 진행하게 되면, 하부의 박막 트랜지스터의 문턱 전압이 조절된다.Thereafter, the SOG film 15 at the uppermost stage of the resultant is cured by an electron beam (electron-beam), and the resultant surface becomes flat, as shown in Fig. 2C. At this time, when the curing process is performed by the electron beam instead of the general curing process, the threshold voltage of the lower thin film transistor is controlled.
이 점에 대하여 보다 구체적으로 설명하면, 일반적으로 벌크(bulk) 트랜지스터를 형성하고, 이 트랜지스터의 게이트 전극의 높이로 인하여 발생되는 표면 토폴로지를 감소시키고자 SOG막의 큐어링을 이용하여, 표면을 평탄하게 한다. 이 평탄화 과정에서, 전자빔을 이용하게 되면, 벌크 트랜지스터의 문턱 전압이 소정값 만큼 증가하게 되므로, 박막 트랜지스터 상부에도 SOG막(15)의 평탄화시 전자 빔을 이용하게 되면, 박막 트랜지스터의 문턱 전압 또한 증대시킬 수 있다. (도 3 참조)More specifically, in general, a bulk transistor is formed, and the surface of the transistor is flattened by using the curing of the SOG film to reduce the surface topology caused by the height of the gate electrode of the transistor. do. In this planarization process, when the electron beam is used, the threshold voltage of the bulk transistor is increased by a predetermined value. Therefore, when the electron beam is used for flattening the SOG film 15 also on the top of the thin film transistor, . (See Fig. 3)
그후, 도 2D에 도시된 바와 같이, 큐어링된 SOG막(15-1) 상부에 제 2 층간 절연막(16)이 형성되고, 제 2 금속 배선 공정이 진행된다.2D, a second interlayer insulating film 16 is formed on the cured SOG film 15-1, and a second metal wiring process is performed.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 에스램 소자의 부하 디바이스 역할을 하는 박막 트랜지스터의 제조 공정시, 별도로 문턱 전압 조절 단계를 배제하고, 대신에 박막 트랜지스터 상부에 형성되는 SOG막의 큐어링공정시 전자 빔에 의하여 큐어링하여, 박막 트랜지스터의 문턱전압을 조절하므로써, 공정 스텝을 감소시킬 수 있다.As described in detail above, according to the present invention, in the manufacturing process of the thin film transistor serving as the load device of the esram device, the step of adjusting the threshold voltage is excluded, and instead, the curing process of the SOG film By curing by the electron beam, the process steps can be reduced by adjusting the threshold voltage of the thin film transistor.
이상의 본 발명은 각종 다른 변형은 본 발명의 범위와 정신에 이탈함이 없이 기술에 숙련된 사람들에게는 명백하며, 즉시 만들어질 수도 있다. 따라서, 이하에첨부된 청구범위는여기 설명한 것에 한정되는 것을 의도하지 않았고, 오히려 그 청구범위는 이 발명이 속하는 당업자들에게 같은 것으로 취급되는 모든 특징을 포함하여 본 발명에 존재하는 특허 가능 신규성의 모든 특징을 망라하는 것으로 해석된다.The invention being thus described, it will be obvious that the same may be varied in many ways by those skilled in the art without departing from the scope and spirit of the invention. Accordingly, the claims appended hereto are not intended to be limited to the details set forth herein; rather, the claims are intended to encompass all of the inventive novelty present in the invention, including all features that are treated as such by those skilled in the art to which the invention pertains. It is interpreted as covering the features.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050304A KR100390893B1 (en) | 1996-10-30 | 1996-10-30 | Method for manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050304A KR100390893B1 (en) | 1996-10-30 | 1996-10-30 | Method for manufacturing thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980030824A KR19980030824A (en) | 1998-07-25 |
| KR100390893B1 true KR100390893B1 (en) | 2003-10-04 |
Family
ID=37421879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960050304A KR100390893B1 (en) | 1996-10-30 | 1996-10-30 | Method for manufacturing thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100390893B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219669A (en) * | 1986-03-20 | 1987-09-26 | Seiko Instr & Electronics Ltd | Manufacture of thin-film semiconductor device |
| JPH01287965A (en) * | 1988-05-13 | 1989-11-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1996
- 1996-10-30 KR KR1019960050304A patent/KR100390893B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19980030824A (en) | 1998-07-25 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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| FPAY | Annual fee payment |
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