KR100388962B1 - data receive processing device of the MAC system - Google Patents
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Abstract
본 발명은 제1계층이 ADSL DSP로 동작하는 MAC 시스템의 데이터수신 처리회로에서, 상기 ADSL DSP부로부터 출력된 수신데이터(RXD) 및 수신클럭신호(RXCK)와 MAC 프레임내의 프리엠블신호를 이용하여 시작경계의 위치를 검색하고 시작경계점신호(시작경계점)를 출력하는 프레임시작 검출부와, 상기 프레임시작 검출부의 시작경계점신호에 따라 카운트를 증가시켜 MAC 데이터 처리를 위한 제어신호를 생성출력하는 프레임 카운터부와, 상기 프레임 카운터부로부터 제공된 제어신호에 따라 MAC프레임 중에서 DA, SA, Len을 구분하여 래치하고 그 래치된 레지스터 데이터출력(DA_reg), 레지스터 송신지주소출력(레지스터 송신지주소출력) 및 레지스터 길이출력(Len_reg)에 관한 래치정보신호를 출력하는 프레임디코드 레지스터부와, 상기 프레임 카운터부의 부하길이 출력신호(Len_load)와 레지스터 길이출력신호에 따라 MAC 프레임의 마지막 바이트부터 1씩 감소 카운트하여 실행데이터 종료점신호(Data_end_load)를 생성하는 길이감소 카운터부와, 상기 길이감소 카운터부의 실행데이터 종료점신호와 프레임 카운터부의 카운트 검사 신호(CRC_en)를 비교하여 프레임길이 에러여부신호를 출력하는 길이검사 카운터부와, 상기 프레임시작 검출부의 시작경계점신호와 프레임 카운터부의 카운트 검사신호를 이용하여 입력된 수신데이터에 대하여 CRC오류검사를 실행하고 그 결과에 따른 카운트에러 검사신호(CRC_err)를 출력하는 CRC 검사부와, 상기 CRC 검사부의 카운트에러 검사신호와 길이검사 카운터부의 길이에러 검사신호(Len_err)를 판단하고 그 판단결과에 따라 프레임 최종 에러신호를 생성하는 프레임 오류 판단부를 포함하는 MAC 시스템의 데이터수신 처리장치를 제공한다.The present invention provides a data reception processing circuit of a MAC system in which a first layer operates as an ADSL DSP, by using received data RXD and a received clock signal RXCK output from the ADSL DSP unit and a preamble signal in a MAC frame. A frame start detector for searching for a position of a start boundary and outputting a start boundary point signal (starting boundary point); and a frame counter unit for generating and outputting a control signal for processing MAC data by increasing a count according to the start boundary point signal of the frame start detection unit; And, according to the control signal provided from the frame counter unit, DA, SA, and Len are separated and latched among MAC frames, and the latched register data output (DA_reg), register source address output (register source address output) and register length output ( Len_reg) and the load length output signal of the frame decode register section for outputting the latch information signal A length reduction counter for generating an execution data end point signal (Data_end_load) by counting down from the last byte of the MAC frame by one according to the call Len_load and the register length output signal, the execution data end point signal and the frame counter of the length reduction counter unit; CRC error with respect to the received data input using the length check counter unit for comparing the negative count check signal CRC_en and outputting a frame length error signal, and the start threshold point signal of the frame start detection unit and the count check signal of the frame counter unit. A CRC checker that executes a check and outputs a count error check signal CRC_err according to the result, and determines a count error check signal of the CRC check part and a length error check signal Len_err of the length check counter part according to the determination result. In the MAC including a frame error determination unit for generating a frame last error signal It provides a system of data reception processing device.
상기와 같은 본 발명은 CRS(Carrier sense) 및 데이터수신중 표시신호(RXDV)가 없이 동작되는 MAC 프로토콜 시스템에서 하위단의 1계층칩으로부터 입력된 수신클럭과 수신데이터신호를 이용하여 카운트검사신호(Crc_en) 및 프레임 종료신호(Frame_end)를 생성하여 MAC 프레임 데이터를 수신처리하므로써, 하위단이 CRS 및 데이터수신중 표시신호를 생성하는 기능이 없는 MAC 프로토콜 시스템이라도 별도의 추가회로구성없이 MAC 프레임을 처리하게 되므로 그에 따라 MAC 시스템의 제조비용을 상당히 저감시킬 수 있음은 물론 CRS 및 수신데이터V 신호없이 클럭과 데이터만으로 MAC 프레임을 처리하도록 ASIC 설계를 할 수 있으므로 그에 따라 MAC 시스템의 설계성도 상당히 향상시킨다.As described above, the present invention provides a count check signal using a reception clock and a reception data signal input from a lower layer chip in a MAC protocol system operated without a CRS (Carrier sense) and a display signal (RXDV) during data reception. By processing MAC frame data by generating Crc_en) and frame end signal (Frame_end), MAC frame system does not need additional circuit configuration even if MAC protocol system does not have function to generate display signal during CRS and data reception. As a result, the manufacturing cost of the MAC system can be significantly reduced, and the ASIC can be designed to process MAC frames using only clocks and data without CRS and received data V signals, thereby significantly improving the design of the MAC system.
Description
본 발명은 MAC 시스템의 데이터수신 처리장치에 관한 것으로, 특히 CRS 및 수신데이터V 신호가 없이 동작되는 MAC 프로토콜 시스템에서 하위단의 1계층칩으로부터 입력된 수신클럭과 수신데이터신호를 이용하여 CRS 및 데이터수신중 표시신호를 생성하여 MAC 프레임 데이터를 수신처리하므로써, 하위단이 CRS 및 데이터수신중 표시신호를 생성하는 기능이 없는 MAC 프로토콜 시스템이라도 별도의 추가회로구성없이 MAC 프레임을 처리하게 되므로 그에 따라 MAC 시스템의 제조비용을 상당히 저감시킬 수 있는 MAC 시스템의 데이터수신 처리장치에 관한 것이다.The present invention relates to an apparatus for processing data reception of a MAC system. In particular, in a MAC protocol system operating without a CRS and a received data V signal, the CRS and data are received using a received clock and a received data signal input from a lower layer 1 layer chip. By generating a display signal during reception and receiving MAC frame data, even a MAC protocol system that does not have a function of generating a display signal during CRS and data reception processes the MAC frame without additional circuit configuration. It relates to a data receiving processing apparatus of a MAC system that can significantly reduce the manufacturing cost of the system.
일반적으로 근거리 통신망(Local Access Network)중 가장 널리 쓰이는 이더넷(Ethernet)에서 이루어지는 통신방식은 이더넷 스위치들간 또는 이더넷 스위치와 데이터 단말장치(Data Terminal Equipment)간에 IEEE 802.3 CSMA/CD (Carrier Sense Multiple Access with Collision Detection)방식에 따라 MAC(Media Access Control)프레임을 전송하고 수신하는 형태로 실행된다. 이때, 상기 IEEE 802.3 이 규정한 MAC 프레임의 구조는 도 1에 도시된 바와같이 프리엠블(Preamble)에 7 바이트, 시작경계(Start of Frame Delimiter; 이하 SDF라함)에 1 바이트, 목적지 주소(Destination Address;이하 DA라함)에 6 바이트, 발신주소(Source Address; 이하 SA라함)에 6 바이트, 길이(Length)에 2 바이트, 데이터(Data)가 48 - 1500 바이트 및 프레임 검사열(Frame Check Sequence;이하 FCS라함)에 4 바이트로 설정되고, 이중 데이터 필드만이 길이가 유동적인데, 데이터 필드의 길이는 최소 48 바이트에서 최대 1500 바이트를 넘지않아야 한다.In general, the most widely used local area network (Ethernet) communication method is IEEE 802.3 CSMA / CD (Carrier Sense Multiple Access with Collision) between Ethernet switches or between Ethernet switches and data terminal equipment. It is executed by transmitting and receiving Media Access Control (MAC) frames according to the Detection method. In this case, the structure of the MAC frame defined by IEEE 802.3 is 7 bytes in the preamble, 1 byte in the Start of Frame Delimiter (hereinafter referred to as SDF), and a destination address. 6 bytes for DA, 6 bytes for Source Address, 2 bytes for Length, 48 to 1500 bytes of Data, and Frame Check Sequence In this case, only double data fields are flexible, and the length of the data field must not exceed 48 bytes and 1500 bytes.
여기서, 상기 데이터 단말장치는 데이터 스테이션의 기능단위로서 데이터 송수신장치를 포함하며 링크 프로토콜에 따라 실행되는 통신제어기능을 구비하는데, 이때 상기 데이터 단말장치는 여러 PC(Personal Computer)에 각각 NIC(Network Interface Card)가 구비되어 있어 허브 혹은 스위칭 허브를 통해 연결하여 네트워크형태로 통상 사용된다. 예를들어, 상기와 같은 데이터 단말장치의 카드에는 도 2에 도시된 바와같이 예컨대, 외부통신시스템(70)의 ADSL(Asymmetric Digital Subscriber Line) 모뎀(71)과 같은 신호통신망으로부터 입력되는 신호를 처리하는 ADSL 모뎀(72)과, 이 ADSL 모뎀(72)을 경유하여 입력된 맥프레임을 입력받아 MAC 프로토콜에 따른 각종 제어신호 즉, 캐리어감지(Crrier Sense; 이하 CRS라함), 수신데이터 유효(RX Data valid; 이하 수신데이터V라함), 수신데이터(RX Data; 이하 수신데이터라함) 및 수신클럭(RX Clock; 이하 수신클럭라함)을 생성하고 송신회로부(73)로부터 입력된 제어신호 즉, 송신클럭(TX Clock; 이하 TXCK라함), 송신데이터기능(TX Enable;이하 TXEN이라함) 및 송신데이터(TX Data; 이하 TXD라함)에 따라 송신데이터를 전송처리하는 제1 계층인 PHY부(74)와, 상기 PHY부(74)의 통신제어신호에 따라 직렬모드의 데이터를 수신처리하는 데이터수신 처리회로부(75)를 포함한다.Here, the data terminal apparatus includes a data transmitting / receiving apparatus as a functional unit of a data station, and has a communication control function executed according to a link protocol, wherein the data terminal apparatus has a network interface to each of several personal computers (NIC). Card) is provided so that it is normally used in network form by connecting through hub or switching hub. For example, as shown in FIG. 2, a card of the data terminal device as described above processes signals input from a signal communication network such as an Asymmetric Digital Subscriber Line (ADSL) modem 71 of an external communication system 70. The ADSL modem 72 and the MAC frame input via the ADSL modem 72 receive various control signals according to the MAC protocol, that is, carrier sense (hereinafter referred to as CRS) and receive data valid (RX Data). valid (hereinafter referred to as reception data V), reception data (hereinafter referred to as RX Data) and reception clock (RX Clock (hereinafter referred to as reception clock)) are generated and a control signal input from the transmission circuit unit 73, that is, a transmission clock ( A PHY unit 74 which is a first layer that transmits and processes transmission data according to TX Clock (hereinafter referred to as TXCK), transmission data function (TX Enable (hereinafter referred to as TXEN)) and transmission data (TX Data (hereinafter referred to as TXD)); Serial mode according to the communication control signal of the PHY unit 74 And a data receiving processing circuit unit 75 for receiving and processing data.
그러면, 상기와 같은 종래 MAC 시스템의 데이터수신 처리회로부(75)를 살펴보면, 상기 PHY부(74)로부터 출력된 제어신호 CRS, 수신데이터V, 수신데이터 및 수신클럭신호를 이용하여 프레임의 시작경계(SFD)의 위치를 검색하여 프레임 시작부분(이하 시작경계점라함)을 출력하는 프레임시작 검출부(76)와, 이 프레임시작 검출부(76)로부터 출력된 시작경계점신호에 따라 11비트(2047바이트)까지 증가카운트를 실행하고 그 카운트 값(이하 Frame_cnt라함)을 출력하는 프레임 카운터부(77)와, 이 프레임 카운터부(77)로부터 출력되는 Frame_cnt값을 이용하여 입력되는 MAC프레임 중에서 DA 8 ~ 13 바이트, SA 14 ~ 19 바이트 , Len신호 20 ~21 바이트를 구분하여 래치하고 그 래치된 데이터(레지스터 데이터출력), 발신주소(레지스터 송신지주소출력) 및 프레임 길이(레지스터 길이출력)에 관한 래치정보신호를 출력하는 프레임디코드 레지스터부(78)와, 이 프레임디코드 레지스터부(78)로부터 제공된 프레임 길이(레지스터 길이출력)에 관한 래치정보신호와 프레임 카운터부(77)의 Frame_cnt신호를 비교하여 프레임의 실제길이를 검사하고 길이 에러(길이에러 검사)혹은 프레임 종료신호(Frame_end)를 출력하는 길이 검사부(79)와, 상기 프레임시작 검출부(76)의 시작경계점신호와 프레임 카운터부(77)의 Frame_cnt신호 및 길이 검사부(79)로부터 제공된 Frame_end신호를 이용하여 입력된 수신데이터에 대하여 CRS(Cyclic Redundancy Check) 오류검사를 실행하고 그 결과에 따른 카운트에러 검사신호를 출력하는 CRC 검사부(80)와, 상기 CRC 검사부(80)의 카운트에러 검사신호와 길이 검사부(79)의 길이에러 검사신호를 판단하여 그 판단결과에 따라 프레임 최종 에러신호(Frame_err)를 상위계층(도시안됨)으로 출력하는 프레임 오류 판단부(81)를 포함한다.Then, looking at the data receiving processing circuit unit 75 of the conventional MAC system as described above, using the control signal CRS, the received data V, the received data and the received clock signal output from the PHY unit 74, the start boundary of the frame ( Frame start detection unit 76 which retrieves the position of SFD) and outputs a frame start part (hereinafter referred to as start boundary point), and increases to 11 bits (2047 bytes) according to the start boundary point signal output from this frame start detection unit 76. DA 8 to 13 bytes, SA between the frame counter unit 77 which executes the count and outputs the count value (hereinafter referred to as Frame_cnt), and the MAC frame inputted using the Frame_cnt value output from the frame counter unit 77. 14 ~ 19 bytes, Len signal 20 ~ 21 bytes are separated and latched and the latched data (register data output), source address (register source address output) and frame length (register length output) The frame decode register section 78, which outputs the latch information signal relating thereto, compares the latch information signal of the frame length (register length output) provided from the frame decode register section 78 with the frame_cnt signal of the frame counter section 77. A length check unit 79 for checking the actual length of the frame and outputting a length error (length error check) or a frame end signal (Frame_end), a start boundary point signal of the frame start detection unit 76, and a frame counter unit 77; A CRC check unit 80 for performing a CRS (Cyclic Redundancy Check) error check on the received data input using the Frame_cnt signal and the Frame_end signal provided from the length check unit 79, and outputting a count error check signal according to the result; The count error test signal of the CRC test unit 80 and the length error test signal of the length test unit 79 are determined, and the frame final error signal is determined according to the determination result. The frame error determining unit 81 outputs (Frame_err) to an upper layer (not shown).
한편, 상기와 같은 종래 MAC 시스템의 데이터수신 처리회로의 동작을 살펴보면, 예컨대, 외부의 맥시스템(70)의 ADSL 모뎀(71)으로부터 MAC 프레임신호가 통신선을 경유하여 LAN카드(82)의 ADSL 모뎀(72)으로 입력되면 이 ADSL 모뎀(72)은 이를 ADSL 복조하여 PHY부(74)로 입력시킨다. 그러면, 이 PHY(74)는 입력된 ADSL 모뎀(72)의 프레임신호를 분석하고 MAC 프로토콜에 따른 각종 제어신호 즉, CRS, 수신데이터V, 수신데이터 및 수신클럭 신호를 생성하여 버스를 통해 데이터수신 처리회로부(75)로 출력한다.On the other hand, the operation of the data receiving processing circuit of the conventional MAC system as described above, for example, the MAC frame signal from the ADSL modem 71 of the external MAC system 70 via the communication line, the ADSL modem of the LAN card 82 If inputted at 72, the ADSL modem 72 demodulates it and inputs it to the PHY unit 74. Then, the PHY 74 analyzes the frame signal of the input ADSL modem 72 and generates various control signals according to the MAC protocol, that is, CRS, received data V, received data, and received clock signal to receive data through the bus. Output to the processing circuit unit 75.
따라서, 상기 데이터수신 처리회로부(75)의 프레임시작 검출부(76)는 상기 PHY부(74)로부터 출력된 제어신호 CRS, 데이터수신중 표시신호(RXDV), 수신데이터 및 수신클럭신호를 이용하여 프레임의 시작경계(SFD)의 위치 예컨대, SFD의 1바이트 "10101011"의 위치를 검색하여 그 프레임 시작에 따른 시작경계점신호 예컨대, MAC 프레임의 "8"바이트의 시점데이터펄스를 프레임 카운터부(77)와 CRC 검사부(80)로 출력한다. 그러면, 상기 프레임 카운터부(77)는 상기 프레임시작 검출부(76)로부터 출력된 시작경계점신호에 따라 11비트(2047바이트)까지 증가카운트를 실행하고 그 카운트 값(Frame_cnt)을 프레임디코드 레지스터부(78)와 길이 검사부(79) 및 CRC 검사부(80)로 출력한다. 이때 상기 프레임디코드 레지스터부(78)는 프레임 카운터부(77)로부터 출력되는 Frame_cnt값을 이용하여 입력되는 MAC프레임 중에서 DA 8 ~ 13 바이트, SA 14 ~ 19 바이트 , Len신호 20 ~21 바이트를 구분하여 래치하고 그 래치된 데이터(레지스터 데이터출력), 발신주소(레지스터 송신지주소출력) 및 프레임 길이(레지스터 길이출력)에 관한 래치정보신호를 길이 검사부(79)와 상위계층으로 전송한다. 그러면, 상기 길이 검사부(79)는 프레임디코드 레지스터부(78)로부터 제공된 프레임 길이(레지스터 길이출력)에 관한 래치정보신호와 프레임 카운터부(77)의 Frame_cnt신호를 비교하여 프레임의 실제길이를 검사하는데, 이때 프레임을 모두 수신한 후 레지스터 길이출력 +18(DA,SA,Len 및 FCS의 합)이 Frame_cnt값과 같다면 정상으로 판단하여 프레임 종료신호(Frame_end)를 출력하고, 만약 이들의 데이터 같지 않다면 길이에 대한 오류로 판단하여 길이에러 검사를 프레임오류 판단부(81)로 출력한다. 이와 동시에 CRC 검사부(80)는 프레임시작 검출부(76)의 시작경계점신호와 프레임 카운터부(77)의 Frame_cnt신호 및 길이 검사부(79)로부터 제공된 Frame_end신호를 이용하여 입력된 수신데이터에 대하여 CRS(Cyclic Redundancy Check) 오류검사를 실행하여 오류여부를 판단하고 그 결과에 따른 카운트에러 검사신호를 프레임오류 판단부(81)로 출력한다. 그러면, 상기 프레임오류 판단부(81)는 상기 CRC 검사부(80)의 카운트에러 검사신호와 길이 검사부(79)의 길이에러 검사신호를 판단하여 그 판단결과에 따라 프레임 최종 에러신호(Frame_err)를 상위계층(도시안됨)으로 출력하는데, 이때 상기 카운트에러 검사신호와 길이에러 검사신호중 어느 한 신호라도 오류가 발생되면 최종적으로 현재 프레임에 오류가 있음을 알리는 Frame_err를 생성한다.Therefore, the frame start detection unit 76 of the data reception processing circuit unit 75 uses the control signal CRS outputted from the PHY unit 74, the display signal RXDV during data reception, the received data, and the received clock signal. The frame counter unit 77 retrieves the position of the start boundary (SFD) of, for example, the position of one byte " 10101011 " of the SFD, and outputs the start boundary point signal according to the start of the frame, for example, the start data pulse of "8" byte of the MAC frame. And to the CRC checker 80. Then, the frame counter 77 performs an increment count to 11 bits (2047 bytes) in accordance with the start threshold signal output from the frame start detection unit 76 and sets the count value Frame_cnt to the frame decode register unit 78. ) And the length test unit 79 and the CRC test unit 80. In this case, the frame decode register unit 78 distinguishes DA 8 to 13 bytes, SA 14 to 19 bytes, and Len signal 20 to 21 bytes from among MAC frames input using the Frame_cnt value output from the frame counter 77. A latch information signal relating to the latched data (register data output), source address (register send address address output), and frame length (register length output) is transmitted to the length check unit 79 and the upper layer. Then, the length checker 79 compares the latch information signal about the frame length (register length output) provided from the frame decode register unit 78 with the frame_cnt signal of the frame counter unit 77 to check the actual length of the frame. If the register length output +18 (sum of DA, SA, Len and FCS) is equal to the Frame_cnt value after receiving all the frames, it is judged to be normal and outputs the frame end signal (Frame_end). The length error check is output to the frame error determination unit 81 by determining that the error is about length. At the same time, the CRC check unit 80 uses a CRS (Cyclic) on the received data input using the start boundary point signal of the frame start detection unit 76, the Frame_cnt signal of the frame counter unit 77, and the Frame_end signal provided from the length check unit 79. Redundancy Check) An error check is performed to determine whether there is an error, and a count error check signal is output to the frame error determiner 81 according to the result. Then, the frame error determining unit 81 determines the count error checking signal of the CRC checking unit 80 and the length error checking signal of the length checking unit 79 and differs from the final frame error signal Frame_err according to the determination result. When an error occurs in any one of the count error check signal and the length error check signal, a frame_err is generated to indicate that there is an error in the current frame.
반면에, 상기 LAN 카드(82)의 PHY부(74)는 데이터 전송이 있을 경우 송신회로부(73)로부터 송신클럭(TXCK), 전송가능(TXEN) 및 전송데이터(TXD)신호를 입력받아 프레임 데이터를 전송한다.On the other hand, the PHY unit 74 of the LAN card 82 receives frame clock TXTX, TXEN and TXD signals from the transmitting circuit unit 73 when there is data transmission. Send it.
그러나, 상기와 같은 종래 MAC 시스템의 데이터수신 처리회로는 제1 계층인 PHY부로부터 CRS신호와 데이터수신중 표시신호가 입력되어야 만이 이를 이용하여 MAC 프레임 신호를 처리할 있는데, 최근 전송장비들이 일반 음성전화뿐만 아니라 초고속 통신까지 고려하여 설계되는 경향으로 진행되고 있다. 그런데, 상기와 같은 전송장비들은 2계층 MAC 장치들은 그 하위단의 1 계층칩인 PHY칩이 없이 ADSLDSP(Digital Signal Processing)칩의 직렬모드 환경에서 동작하는데, 이때 이러한 장비는 CRS 신호와 데이터수신중 표시신호 없이 수신클럭과 수신데이터만으로 동작되기 때문에 MAC 프레임을 처리하지 못한다는 문제점이 발생되었다.However, the data reception processing circuit of the conventional MAC system can process the MAC frame signal using the CRS signal and the indication signal during data reception from the PHY unit, which is the first layer. In addition to telephones, high-speed communications are being considered. However, the above-mentioned transmission equipments operate in the serial mode environment of the ADSLDSP (Digital Signal Processing) chip without the PHY chip, which is the first layer chip of the lower layer, where such equipment is receiving CRS signals and data. There is a problem that the MAC frame cannot be processed because it operates only with the reception clock and the reception data without the display signal.
이에 본 발명은 상기와 같은 종래 제반 문제점을 해결하기 위해 발명된 것으로, CRS 및 데이터수신중 표시신호가 없이 동작되는 MAC 프로토콜 시스템에서 하위단의 1계층칩으로부터 입력된 수신클럭과 수신데이터신호를 이용하여 카운터 검사신호 및 프레임 종료신호를 생성하여 MAC 프레임 데이터를 수신처리하므로써, 하위단이 CRS 및 데이터수신중 표시신호를 생성하는 기능이 없는 MAC 프로토콜 시스템이라도 별도의 추가회로구성없이 MAC 프레임을 처리하게 되므로 그에 따라 MAC 시스템의 제조비용을 상당히 저감시킬 수 있는 MAC 시스템의 데이터수신 처리장치를 제공함에 그 목적이 있다.Accordingly, the present invention has been invented to solve the above conventional problems, using the received clock and the received data signal input from the lower layer 1 layer chip in the MAC protocol system operated without a display signal during CRS and data reception. By generating a counter check signal and a frame end signal to receive and process MAC frame data, even a MAC protocol system that does not have a function of generating an indication signal during CRS and data reception processes the MAC frame without additional circuit configuration. Therefore, it is an object to provide a data receiving processing apparatus of the MAC system that can significantly reduce the manufacturing cost of the MAC system accordingly.
본 발명의 다른 목적은 CRS 및 데이터수신중 표시신호없이 클럭과 데이터만으로 MAC 프레임을 처리하도록 ASIC 설계를 할 수 있으므로 그에 따라 MAC 시스템의 설계성도 상당히 향상되는 MAC 시스템의 데이터수신 처리장치를 제공하는데 있다.Another object of the present invention is to provide an ASIC design to process the MAC frame with only the clock and data without the display signal during the CRS and data reception, thereby providing a data receiving processing apparatus of the MAC system that significantly improves the design of the MAC system accordingly. .
상기와 같은 목적을 달성하기 위한 본 발명은 제1계층이 ADSL DSP로 동작하는 MAC 시스템의 데이터수신 처리회로에서, 상기 ADSL DSP부로부터 출력된 수신데이터 및 수신클럭신호와 MAC 프레임내의 프리엠블신호를 이용하여 시작경계의 위치를 검색하고 시작경계점신호를 출력하는 프레임시작 검출부와, 상기 프레임시작 검출부의 시작경계점신호에 따라 카운트를 증가시켜 MAC 데이터 처리를 위한 제어신호를 생성출력하는 프레임 카운터부와, 상기 프레임 카운터부로부터 제공된 제어신호에 따라 MAC프레임 중에서 DA, SA, Len을 구분하여 래치하고 그 래치된 레지스터 데이터출력, 레지스터 송신지주소출력 및 레지스터 길이출력에 관한 래치정보신호를 출력하는 프레임디코드 레지스터부와, 상기 프레임 카운터부의 부하길이 출력신호와 레지스터 길이출력신호에 따라 MAC 프레임의 마지막 바이트부터 1씩 감소 카운트하여실행데이터 종료점신호를 생성하는 길이감소 카운터부와, 상기 길이감소 카운터부의 실행데이터 종료점신호와 프레임 카운터부의 카운트 검사 신호를 비교하여 프레임길이 에러여부신호를 출력하는 길이검사 카운터부와, 상기 프레임시작 검출부의 시작경계점신호와 프레임 카운터부의 카운트 검사신호를 이용하여 입력된 수신데이터에 대하여 CRC오류검사를 실행하고 그 결과에 따른 카운트에러 검사신호를 출력하는 CRC 검사부와, 상기 CRC 검사부의 카운트에러 검사신호와 길이검사 카운터부의 길이에러 검사신호를 판단하고 그 판단결과에 따라 프레임 최종 에러신호를 생성하는 프레임 오류 판단부를 포함하는 MAC 시스템의 데이터수신 처리장치를 제공한다.In order to achieve the above object, the present invention provides a data reception processing circuit of a MAC system in which a first layer operates as an ADSL DSP, and receives received data and a received clock signal output from the ADSL DSP unit and a preamble signal in a MAC frame. A frame start detector for searching for a position of a start boundary and outputting a start boundary point signal, a frame counter unit for generating and outputting a control signal for processing MAC data by incrementing a count according to the start boundary point signal of the frame start detection unit; A frame decode register section for discriminating and latching DA, SA, and Len among MAC frames according to a control signal provided from the frame counter section, and outputting latch information signals related to the latched register data output, register transmission address address output, and register length output. And a load length output signal and a register length output of the frame counter unit. According to the call, the length reduction counter unit decreases by one from the last byte of the MAC frame to generate an execution data end point signal, and compares the execution data end point signal of the length reduction counter unit with the count check signal of the frame counter unit to determine whether there is a frame length error. CRC error check is performed on the received data input using the length check counter for outputting a signal, the start threshold signal of the frame start detection section and the count check signal of the frame counter section, and outputs a count error check signal according to the result. And a CRC checker and a frame error determiner for determining a count error test signal and a length error check signal of the length check counter and generating a final frame error signal according to the determination result. To provide.
도 1은 MAC 프레임의 구조를 설명하는 설명도.1 is an explanatory diagram illustrating a structure of a MAC frame.
도 2는 종래 MAC 시스템의 데이터수신 처리장치를 설명하는 설명도2 is an explanatory diagram illustrating a data receiving processing apparatus of a conventional MAC system;
도 3은 본 발명 장치를 설명하는 설명도.3 is an explanatory diagram illustrating an apparatus of the present invention.
도 4는 본 발명 장치에 적용되는 MAC 프레임을 설명하는 설명도.4 is an explanatory diagram illustrating a MAC frame applied to an apparatus of the present invention.
<부호의 상세한 설명><Detailed Description of Codes>
1 : LAN 2 : ADSL 모뎀1: LAN 2: ADSL Modem
3 : ADSL DSP부 4 : 프레임시작 검출부3: ADSL DSP section 4: Frame start detection section
5 : 프레임 카운터부 6 : 프레임디코드 레지스터부5: frame counter section 6: frame decode register section
7 : 길이감소 카운터부 8 : 길이검사 카운터부7: length reduction counter portion 8: length inspection counter portion
9 : CRC 검사부 10: 프레임오류 판단부9: CRC check unit 10: frame error determination unit
11: 외부 맥 시스템 12: ADSL 모뎀11: external Mac system 12: ADSL modem
13: 데이터 수신처리부13: data receiving processor
이하, 본 발명을 첨부된 예시도면에 의거 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 발명 회로는 도 3에 도시된 바와같이 PHY칩이 없는 LAN장비(1)에 적용되는 것으로, 상기 LAN장비(1)의 ADSL 모뎀(2)의 ADSL DSP부(3)로부터 출력된 제어신호 즉, 수신데이터 및 수신클럭신호와 MAC 프레임내의 프리엠블(Preamble)신호를이용하여 시작경계(SFD)의 위치를 검색하여 프레임 시작부분(이하 시작경계점라함)을 출력하는 프레임시작 검출부(4)와, 이 프레임시작 검출부(4)로부터 출력된 시작경계점신호에 따라 11비트(2047바이트)카운터를 증가시켜 MAC 데이터 처리를 위한 부하길이 출력, 부하데이터 출력(DA_load), 부하송신지 출력(SA_load), 카운트 검사 및 프레임 종료(Frame_end)신호를 생성출력하는 프레임 카운터부(5)와, 상기 프레임 카운터부(5)로부터 출력되는 부하길이 출력, DA_load, SA_load값을 이용하여 입력되는 MAC프레임 중에서 DA 8 ~ 13 바이트, SA 14 ~ 19 바이트 , Len신호 20 ~21 바이트를 구분하여 래치하고 그 래치된 데이터(레지스터 데이터출력), 발신주소(레지스터 송신지주소출력) 및 프레임 길이(레지스터 길이출력)에 관한 래치정보신호를 출력하는 프레임디코드 레지스터부(6)와, 상기 프레임 카운터부(5)의 부하길이 출력신호와 레지스터 길이출력신호에 따라 MAC 프레임의 마지막 바이트인 2047바이트부터 1씩 감소카운트하여 8바이트 도달시 실행데이터 종료점신호를 생성하는 길이감소 카운터부(7)와, 상기 길이감소 카운터부(7)의 실행데이터 종료점신호와 프레임 카운터부(5)의 카운트 검사 신호를 비교하여 길이를 검사하고 길이 에러(길이에러 검사)혹은 프레임 종료신호(Frame_end)를 출력하는 길이검사 카운터부(8)와, 상기 프레임시작 검출부(4)의 시작경계점신호와 프레임 카운터부(5)의 카운트 검사신호를 이용하여 입력된 수신데이터에 대하여 CRS(Cyclic Redundancy Check) 오류검사를 실행하고 그 결과에 따른 카운트에러 검사신호를 출력하는 CRC 검사부(9)와, 상기 CRC 검사부(9)의 카운트에러 검사신호와 길이검사 카운터부(8)의 길이에러 검사신호를 판단하여 그 판단결과에 따라 프레임최종 에러신호(Frame_err)를 상위계층(도시안됨)으로 출력하는 프레임오류 판단부(10)를 포함한다.The circuit of the present invention is applied to the LAN device 1 without the PHY chip as shown in FIG. 3, that is, the control signal output from the ADSL DSP unit 3 of the ADSL modem 2 of the LAN device 1; A frame start detection unit 4 which searches for the position of the start boundary SFD using the received data and the received clock signal and the preamble signal in the MAC frame and outputs a frame start portion (hereinafter referred to as a start boundary point); The 11-bit (2047 byte) counter is increased in accordance with the start threshold signal output from the frame start detection section 4 to increase the load length output, load data output (DA_load), load transmitter output (SA_load), and count for MAC data processing. DA 8 to 13 among the frame counter unit 5 for generating and outputting a check and frame end signal and a MAC frame input using the load length output, DA_load, and SA_load values output from the frame counter unit 5. Bytes, SA 14 to 19 by Frame decode register that latches 20 to 21 bytes of data and Len signals, and outputs latch information signals about the latched data (register data output), source address (register source address output), and frame length (register length output). And a count down from the last byte of the MAC frame, 2047 bytes, by one according to the load length output signal and the register length output signal of the frame counter 5 to generate an execution data end point signal when 8 bytes are reached. The length reduction counter unit 7 compares the execution data end point signal of the length reduction counter unit 7 with the count check signal of the frame counter unit 5 to check the length and to check the length error (length error check) or the end of the frame. The length check counter 8 for outputting the signal Frame_end, the start threshold point signal of the frame start detection section 4 and the count check signal of the frame counter 5; A CRC check unit 9 for performing a CRS (Cyclic Redundancy Check) error check on the received data and outputting a count error check signal according to the result, a count error check signal of the CRC check unit 9 and And a frame error determination unit 10 for determining a length error check signal of the length check counter 8 and outputting a frame final error signal Frame_err as an upper layer (not shown) according to the determination result.
여기서, 상기 프레임 카운터부(5)는 상기 길이감소 카운터부(7)의 실행데이터 종료점신호가 입력되면 2044로 점프하고 그 후 1씩 증가시켜 2047바이트에 도달하면 프레임 종료신호(Frame_end)를 출력한다.In this case, the frame counter unit 5 jumps to 2044 when the execution data end point signal of the length reduction counter unit 7 is inputted, and then increments by one to output a frame end signal Frame_end when it reaches 2047 bytes. .
다음에는 상기와 같은 본 발명회로의 작용, 효과를 설명한다.Next, the operation and effects of the present invention as described above will be described.
본 발명의 회로는 먼저, 외부의 MAC 시스템(11)의 ADSL 모뎀(12)으로부터 MAC 프레임신호가 통신선을 경유하여 LAN카드(1)의 ADSL 모뎀(2)의 ADSL DSP부(3)로 입력되면 이 ADSL DSP부(3)는 이를 ADSL 복조한 다음 MAC 프로토콜에 따른 각종 제어신호 즉, 수신데이터 및 수신클럭 신호를 생성하여 버스를 통해 본 발명의 데이터수신 처리회로부(13)로 출력한다.In the circuit of the present invention, if the MAC frame signal is first input from the ADSL modem 12 of the external MAC system 11 to the ADSL DSP unit 3 of the ADSL modem 2 of the LAN card 1 via a communication line. The ADSL DSP unit 3 demodulates this and then generates various control signals according to the MAC protocol, that is, received data and received clock signals, and outputs them to the data receiving processing circuit unit 13 of the present invention via a bus.
따라서, 상기 데이터수신 처리회로부(13)의 프레임시작 검출부(4)는 상기 ADSL DSP부(2)로부터 출력된 제어신호 수신데이터와 수신클럭신호를 이용하여 프레임의 시작경계(SFD)의 위치 예컨대, MAC 프레임의 프리엠블신호와 SFD의 1바이트 "10101011"의 위치를 검색하여 그 프레임 시작에 따른 시작경계점신호 예컨대, 도 4의 "8"바이트의 시점데이터펄스를 프레임 카운터부(4)와 CRC 검사부(9)로 출력한다.Therefore, the frame start detection unit 4 of the data reception processing circuit unit 13 uses the control signal reception data and the reception clock signal output from the ADSL DSP unit 2 to determine the position of the frame boundary (SFD), for example, The preamble signal of the MAC frame and the position of one byte " 10101011 " of the SFD are searched and the start boundary point signal corresponding to the start of the frame, for example, the start data pulse of " 8 " Output to (9).
즉, 상기 프레임시작 검출부(4)는 MAC 프레임의 프리엠블(Preamble)신호 7 바이트 예컨대, 7번 반복되는 "10101010"신호를 검색하고 그 다음 SFD의 1바이트 "10101011"의 위치를 직접 검색하여 그 프레임 시작에 따른 시작경계점신호를 프레임 카운터부(5)로 출력한다. 그러면, 상기 프레임 카운터부(5)는 상기 프레임시작 검출부(4)로부터 출력된 시작경계점신호에 따라 11비트(2047바이트)카운터를 증가시켜 MAC 데이터 처리를 위한 부하길이 출력, DA_load, SA_load, 카운트 검사 및 프레임 종료신호(Frame_end)를 생성하여 길이감소 카운터부(7), 프레임디코드 레지스터부(6), 길이검사 카운터부 및 CRC 검사부(9)로 출력한다.That is, the frame start detection unit 4 searches for the preamble signal 7 bytes of the MAC frame, for example, the signal "10101010" repeated seven times, and then directly searches for the position of one byte "10101011" of the SFD. The start boundary point signal corresponding to the start of the frame is outputted to the frame counter unit 5. Then, the frame counter unit 5 increases the 11-bit (2047 byte) counter according to the start threshold signal output from the frame start detection unit 4 to output the load length for processing MAC data, DA_load, SA_load, and count check. And a frame end signal (Frame_end) and output to the length reduction counter (7), frame decode register (6), length check counter and CRC check (9).
이때, 상기 길이감소 카운터부(7)는 상기 프레임 카운터부(5)의 부하길이 출력신호와 레지스터 길이출력신호에 따라 MAC 프레임의 마지막 바이트인 2047바이트부터 1씩 감소카운트하여 8바이트 도달시 실행데이터 종료점신호를 생성하여 프레임 카운터부(5)로 출력한다.At this time, the length reduction counter 7 decreases by one from 2047 bytes, the last byte of the MAC frame, according to the load length output signal and the register length output signal of the frame counter 5, and executes data when 8 bytes are reached. An end point signal is generated and output to the frame counter unit 5.
그리고, 상기 프레임디코드 레지스터부(6)는 프레임 카운터부(5)로부터 출력되는 부하길이 출력, 부하데이터 출력(DA_load), 부하송신지 출력(SA_load)값을 이용하여 입력되는 MAC프레임 중에서 DA 8 ~ 13 바이트, SA 14 ~ 19 바이트 , 길이(Len)신호 20 ~21 바이트를 구분하여 래치하고 그 래치된 데이터(레지스터 데이터출력), 발신주소(레지스터 송신지주소출력) 및 프레임 길이(레지스터 길이출력)에 관한 래치정보신호를 상위계층(도시안됨)또는 길이감소 카운터부(7)로 출력한다.The frame decode register unit 6 is configured to output the DA 8 to the MAC frames input using the load length output, the load data output DA_load, and the load transmission destination output SA_load value output from the frame counter unit 5. 13 bytes, SA 14 to 19 bytes, length signal (Len) 20 to 21 bytes are separated and latched, and the latched data (register data output), source address (register source address output) and frame length (register length output) The latch information signal is outputted to the upper layer (not shown) or to the length reduction counter section 7.
여기서, 상기 프레임 카운터부(5)는 길이감소 카운터부(7)로부터 실행데이터 종료점신호가 입력되면 이 신호를 이용하여 종래의 PHY칩에서 제공하던 수신데이터V의 역할을 대신할 수 있는 Crc_en신호를 생성하여 길이검사 카운터부(8)와 CRC 검사부(9)로 입력시키게 되는데, 이때 상기 프레임 카운터부(5)는 MAC 프레임의 8 ~ 2047바이트일 때 수신데이터의 유효성이 인정되도록 상기 Crc_en신호를 하이신호로 출력한다.Here, when the execution data end point signal is input from the length reduction counter unit 7, the frame counter unit 5 uses the signal to output a Crc_en signal that can take the role of the received data V provided by the conventional PHY chip. It generates and inputs it to the length check counter 8 and the CRC check 9, wherein the frame counter 5 sets the Crc_en signal high so that the validity of the received data is acknowledged when it is 8 to 2047 bytes of the MAC frame. Output as a signal.
이와 동시에 상기 프레임 카운터부(5)는 입력된 실행데이터 종료점신호에 따라 현재의 카운트를 2044로 점프하고 그 후 1씩 증가시켜 2047바이트에 도달하면 Frame_end신호를 프레임오류 판단부(10)로 출력시키게 되는데, 이때 상기 새로이 카운트되는 2044 ~ 2047 바이트는 MAC 프레임의 FCS를 지시하는 위치로 고정된다.At the same time, the frame counter unit 5 jumps the current count to 2044 according to the input execution data end point signal, and increments it by 1 to output the Frame_end signal to the frame error determination unit 10 when it reaches 2047 bytes. In this case, the newly counted 2044 to 2047 bytes are fixed to the position indicating the FCS of the MAC frame.
한편, 상기 과정중에 길이검사 카운터부(8)는 프레임 카운터부(5)의 Crc_en신호가 하이신호인 구간과 상기 길이감소 카운터부(7)의 실행데이터 종료점신호가 하이신호인 구간에서 카운트를 증가시켜 MAC 프레임 길이 오류를 검사한다. 예컨대, 상기 길이검사 카운터부(8)는 정상상태라면 이 값이 5가 되는데, 현 카운트값이 이 값이 아니라면, 오류를 나타내는 길이에러 검사신호를, 정상이라면 Frame_end신호를 프레임오류 판단부(10)로 출력한다. 또한, 상기 과정중에 CRC 검사부(9)는 프레임시작 검출부(4)의 시작경계점신호와 프레임 카운터부(5)로부터 입력된 하이신호인 카운트 검사신호를 이용하여 입력된 수신데이터에 대하여 CRS(Cyclic Redundancy Check) 오류검사를 실행하고 그 결과에 따른 카운트에러 검사신호를 프레임오류 판단부(10)로 출력한다.Meanwhile, during the process, the length check counter 8 increases the count in a section in which the Crc_en signal of the frame counter 5 is a high signal and in a section in which the execution data end point signal of the length reduction counter 7 is a high signal. Check for MAC frame length errors. For example, the length check counter 8 has a value of 5 if it is in a normal state. If the current count value is not this value, the length check counter 8 receives a length error check signal indicating an error, and if it is normal, a frame error signal 10. ) In addition, during the above process, the CRC checker 9 uses the CRS (Cyclic Redundancy) on the received data input using the start threshold signal of the frame start detector 4 and the count check signal which is a high signal input from the frame counter 5. Check) executes an error check and outputs a count error check signal to the frame error determiner 10 according to the result.
그러면, 상기 프레임오류 판단부(10)는 상기 CRC 검사부(9)의 카운트에러 검사신호와 길이검사 카운터부(8)의 길이에러 검사신호를 판단하여 그 판단결과에 따라 프레임 최종 에러신호(Frame_err)를 상위계층(도시안됨)로 출력하는데, 이때 상기 카운트에러 검사신호와 길이에러 검사신호중 어느 한 신호라도 오류가 발생되면 최종적으로 현재 프레임에 오류가 있음을 알리는 Frame_err를 생성한다.Then, the frame error determination unit 10 determines the count error check signal of the CRC check unit 9 and the length error check signal of the length check counter unit 8 and determines the final frame error signal Frame_err according to the determination result. Is outputted to an upper layer (not shown). When an error occurs in any one of the count error check signal and the length error check signal, a frame_err is generated to finally indicate that there is an error in the current frame.
반면에, 상기 LAN 카드(1)의 ADSL DSP부(3)는 데이터 전송이 있을 경우 송신회로부(14)로부터 전송클럭(TXCK), 전송가능(TXEN) 및 전송데이터(TXD) 신호를 입력받아 프레임 데이터를 전송한다.On the other hand, the ADSL DSP unit 3 of the LAN card 1 receives the transmission clock TXCK, TXEN and TXD signals from the transmission circuit unit 14 when there is data transmission. Send the data.
따라서, 본 발명에 의하면, 제1 계층인 PHY칩이 없어도 종래에 이 PHY칩이 생성하던 CRS 및 데이터수신중 표시신호(RXDV)를 대신할 수 있는 기능이 구비되어 있으므로 ADSL DSP로부터 출력된 수신데이터와 수신클럭신호만으로도 MAC 프레임을 수신처리할 수 있다.Therefore, according to the present invention, even if there is no PHY chip as the first layer, since the PHY chip has a function to replace the CRS and the display signal RXDV during data reception, the received data output from the ADSL DSP is provided. The MAC frame can be received by only the received clock signal.
이상 설명에서와 같이 본 발명은 CRS 및 데이터수신중 표시신호가 없이 동작되는 MAC 프로토콜 시스템에서 하위단의 1계층칩으로부터 입력된 수신클럭과 수신데이터신호를 이용하여 카운트 검사신호 및 프레임 종료신호를 생성하여 MAC 프레임 데이터를 수신처리하므로써, 하위단이 CRS 및 데이터수신중 표시신호를 생성하는 기능이 없는 MAC 프로토콜 시스템이라도 별도의 추가회로구성없이 MAC 프레임을 처리하게 되므로 그에 따라 MAC 시스템의 제조비용을 상당히 저감시킬 수 있는 장점을 가지고 있다.As described above, the present invention generates a count check signal and a frame end signal by using a received clock and a received data signal input from a lower layer chip in a MAC protocol system operated without a display signal during CRS and data reception. By receiving and processing MAC frame data, even MAC protocol system that does not have a function to generate display signal during CRS and data reception process MAC frame without additional circuit configuration. Therefore, manufacturing cost of MAC system is considerably increased. It has the advantage of being reduced.
또한, 본 발명에 의하면, CRS 및 데이터수신중 표시신호없이 클럭과 데이터만으로 MAC 프레임을 처리하도록 ASIC 설계를 할 수 있으므로 그에 따라 MAC 시스템의 설계성도 상당히 향상되는 효과도 있다.In addition, according to the present invention, since the ASIC can be designed to process the MAC frame only with the clock and data without the display signal during the CRS and data reception, the design of the MAC system is also significantly improved.
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2001
- 2001-06-27 KR KR10-2001-0037144A patent/KR100388962B1/en not_active IP Right Cessation
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| KR20030000886A (en) | 2003-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |