KR100384833B1 - Level shifer with low space - Google Patents
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Abstract
본 발명은 면적 소모가 적은 레벨 쉬프터에 관한 것으로 이를 위한 본 발명은, P타입 기판상에 집적되는 레벨 쉬프터에 있어서, 입력신호에 응답하고, 전원전압과 저전압을 전원으로 하여 저전압보다 소정 레벨 높은 제1 전압과 전원전압 사이의 전위 레벨을 출력하는 제1 레벨 변환부; 상기 제1 레벨 변환부의 출력을 입력으로하여 제1 전압과 저전압 사이를 스윙하는 제2 전압을 생성하는 제2 레벨 변환부; 및 상기 제2 전압과 전원전압을 전원으로 하여 상기 제1 전압과 저전압 사이의 전위레벨을 가지는 상기 제2 레벨 변환부의 출력에 의하여 전원전압과 저전압 사이를 스윙하는 출력전압을 생성하는 제1 반전부 및 및 상기 제1 반전부의 출력을 반전하는 제2 반전부를 포함하여 이루어진다.The present invention relates to a level shifter with low area consumption. The present invention relates to a level shifter integrated on a P-type substrate. A first level converter configured to output a potential level between the one voltage and the power supply voltage; A second level converter configured to generate a second voltage swinging between a first voltage and a low voltage by using an output of the first level converter; And a first inverting unit generating an output voltage swinging between the power supply voltage and the low voltage by an output of the second level converter having a potential level between the first voltage and the low voltage using the second voltage and the power supply voltage as power sources. And a second inversion unit inverting the output of the first inversion unit.
Description
본 발명은 레벨 쉬프터에 관한 것으로, 특히 고전압 신호를 출력하는 레벨 쉬프터에 관한 것이다.The present invention relates to a level shifter, and more particularly, to a level shifter for outputting a high voltage signal.
일반적으로, 레벨 쉬프터는 저전압 레벨에서 동작하는 회로의 신호를 고전압레벨에서 동작하는 회로로 전달할때 사용되는데, 예를 들어 3V로 동작하는 기기와 5로 동작하는 마이크로 컨트롤러와의 인터페이스를 위해 레벨 쉬프터가 응용된다.In general, level shifters are used to pass signals from circuits that operate at low voltage levels to circuits that operate at high voltage levels. For example, level shifters are used to interface devices that operate at 3V and microcontrollers that operate at 5V. Is applied.
도 1은 종래의 레벨 쉬프터로서, 입력 신호(IN)를 반전하는 인버터(10)와, 일측은 전원전압(VDD)에 연결되고 게이트는 입력 신호(IN)를 인가받는 PMOS(11)와, 게이트는 상기 인버터(10)의 출력단에 연결되고 일측은 전원전압(VDD)에 연결되고 타측은 출력단(OUT)을 형성하는 PMOS(12)와, 크로스 커플드 래치로 구성되어 일측은 상기 PMOS(11)의 타측과 연결되고 타측은 저전압(VEE)에 연결되고 게이트는 상기 출력단(OUT)에 연결되는 NMOS(13)와, 일측은 상기 출력단(OUT)에 연결되고 타측은 저전압(VEE)에 연결되고 게이트는 상기 PMOS(11)의 타측에 연결되는 NMOS(14)를 포함하여 이루어진다.1 is a conventional level shifter, which includes an inverter 10 for inverting an input signal IN, a PMOS 11 having one side connected to a power supply voltage VDD and a gate receiving an input signal IN, and a gate. Is connected to the output terminal of the inverter 10, one side is connected to the power supply voltage (VDD) and the other side is composed of a PMOS 12 and cross-coupled latch, one side is the PMOS 11 NMOS 13 is connected to the other side of the other side is connected to the low voltage (VEE) and the gate is connected to the output terminal (OUT), one side is connected to the output terminal (OUT) and the other side is connected to the low voltage (VEE) and the gate It comprises an NMOS 14 connected to the other side of the PMOS (11).
상기한 구성의 레벨 쉬프터의 동작을 도 1을 참조하여 설명하면 다음과 같다.The operation of the level shifter of the above-described configuration will be described with reference to FIG.
먼저, 입력 신호(IN)가 로우 레벨이면, PMOS(11)가 턴온되고 PMOS(12)가 턴 오프 되어 노드 A에 하이 레벨을 차지한다.First, if the input signal IN is at a low level, the PMOS 11 is turned on and the PMOS 12 is turned off to occupy a high level at the node A.
이어서, 상기 NMOS(14)는 노드 A가 하이 레벨이므로 턴온되어 저전압(VEE)을 노드 B로 인가하여 출력단(OUT)에서는 저전압(VEE)이 출력되게 된다.Subsequently, since the node A is at a high level, the NMOS 14 is turned on to apply the low voltage VEE to the node B so that the low voltage VEE is output at the output terminal OUT.
여기서, 저전압(VEE)은 접지전압보다 더욱 낮은 전압을 말하는 것으로, 이러한 저전압(VEE)은 높은 전압차를 필요로 하는 LCD의 게이트 구동 드라이버나 모터 구동 회로등에서 주로 사용된다.Here, the low voltage VEE refers to a voltage lower than the ground voltage, and the low voltage VEE is mainly used in LCD gate drive drivers or motor drive circuits that require high voltage differences.
이어서, 입력신호(IN)가 하이 레벨로 천이시, 인버터(10)에서 로우 레벨이출력되어 PMOS(12)를 턴온 시키므로 전원전압(VDD)가 PMOS(12)를 경유하여 노드 B, 즉 출력전압을 전원전압(VDD)레벨로 바꾸게 되므로, 입력신호(IN)가 입력시 출력에서는 전원전압(VDD)과 저전압(VEE)사이를 스윙하게 된다.Subsequently, when the input signal IN transitions to a high level, a low level is output from the inverter 10 to turn on the PMOS 12, so that the power supply voltage VDD passes through the PMOS 12 to the node B, that is, the output voltage. Is changed to the power supply voltage VDD level, the input signal IN swings between the power supply voltage VDD and the low voltage VEE at the output when the input signal IN is input.
그러나 상기한 레벨 쉬프터는, 미세한 입력신호(IN)가 전원전압(VDD)과 저전압(VEE)를 스윙하는 바, 집적회로화시 통상적으로 사용되는 P타입 기판상에는 상기 인버터(10)의 풀다운 패스를 NMOS로는 제작할 수 없게 된다.However, the level shifter is a fine input signal (IN) swings the power supply voltage (VDD) and low voltage (VEE), the pull-down pass of the inverter 10 on the P-type substrate commonly used in integrated circuits NMOS cannot be manufactured.
집적회로에서는 사용되는 전압중 가장 낮은 전압이 기판전압이 되므로, NMOS를 집적회로로 구현시 통상적인 P타입 기판상에 구현하게 되면 접지전압에 비하여 매우 낮은 저전압(VEE)때문에 NMOS의 게이트에 전원전압(VDD)과 저전압(VEE)사이를 스윙하는 입력신호가 인가되게 되면, 브레이크 다운(break down)현상을 일으키게 되므로 상기 인버터(10)를 NMOS로 구현하기가 어렵다.Since the lowest voltage among the voltages used in an integrated circuit becomes a substrate voltage, when an NMOS is implemented as an integrated circuit, when a PMOS is implemented on a conventional P type substrate, a power supply voltage is applied to the gate of the NMOS because of a very low voltage (VEE) compared to the ground voltage. When an input signal swinging between the VDD and the low voltage VEE is applied, a breakdown phenomenon may occur, making it difficult to implement the inverter 10 as an NMOS.
또한, 상기 인버터(10)를 PMOS로 구현하게 되면, 턴온시 내부저항이 극히 작은 PMOS의 특성때문에 도 2에 도시된 바와 같이, PMOS의 소스단에 저항값이 큰 저항을 연결하여 사용하여야 하므로 집적회로의 크기가 커지는 문제가 있다.In addition, when the inverter 10 is implemented as a PMOS, due to the characteristics of the PMOS having a very small internal resistance during turn-on, as shown in FIG. 2, a resistor having a large resistance value must be connected to the source terminal of the PMOS to be integrated. There is a problem that the size of the circuit increases.
또한, 상기 크로스 커플 래치로 구성된 NMOS 13, 14는 노드 A와 노드 B의 전압을 래치하므로, PMOS(11)와 NMOS(13)이 동시에 턴온되는 레이싱 현상이 발생하게 된다.In addition, since the NMOS 13 and 14 configured as the cross-coupled latch latch the voltages of the node A and the node B, a racing phenomenon occurs in which the PMOS 11 and the NMOS 13 are simultaneously turned on.
상기 레이싱 현상을 방지하기 위하여 NMOS(13)에 비해 전류 구동 능력이 적은 PMOS(11)의 크기를 더욱 크게 해야 하므로 상기 NMOS(13)와 PMOS(11)의 면적비(aspect ratio)를 매우 크게 해야한다.In order to prevent the racing phenomenon, the size of the PMOS 11 having a smaller current driving capability than that of the NMOS 13 should be increased. Therefore, the aspect ratio of the NMOS 13 and the PMOS 11 should be very large. .
예컨데, 일반적인 CMOS로 구현된 집적회로에서 NMOS와 PMOS의 면적비(aspect ratio)가 1:4 라면 P타입 기판에 형성되는 상기 PMOS(11)와 NMOS(13)의 면적비는 1:8 ∼ 1:10 에 이르게 되어 집적회로화시 면적이 크게 증가하는 문제점이 있다.For example, if the aspect ratio of NMOS and PMOS is 1: 4 in an integrated circuit implemented in a general CMOS, the area ratio of the PMOS 11 and the NMOS 13 formed on the P-type substrate is 1: 8 to 1:10. This leads to a problem that the area is greatly increased during the integrated circuit.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 일반적인 P타입 기판 또는 N타입 기판에 적은 면적을 사용하여 구현되는 레벨 쉬프터를 제공함에 그 목적이 있다.The present invention has been made to solve the above-mentioned conventional problems, and an object thereof is to provide a level shifter implemented using a small area on a general P-type substrate or N-type substrate.
도 1은 종래의 레벨 쉬프터의 상세 회로도.1 is a detailed circuit diagram of a conventional level shifter.
도 2는 기판전위가 낮은 종래의 레벨 쉬프터를 구성하는 인버터의 개념도.2 is a conceptual diagram of an inverter constituting a conventional level shifter having a low substrate potential.
도 3은 본 발명에 따른 면적 소모가 적은 레벨 쉬프터의 일실시예.Figure 3 is an embodiment of a low level consumption level shifter according to the present invention.
도 4는 본 발명의 다른 실시예.4 is another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100 : 제1 레벨 변환부 200 : 제2 레벨 변환부100: first level converter 200: second level converter
300 : 제1 반전부 400 : 제2 반전부300: first inversion unit 400: second inversion unit
본 발명은 면적 소모가 적은 레벨 쉬프터에 관한 것으로 이를 위한 본 발명은, P타입 기판상에 집적되는 레벨 쉬프터에 있어서, 입력신호에 응답하고, 전원전압과 저전압을 전원으로 하여 저전압보다 소정 레벨 높은 제1 전압과 전원전압 사이의 전위 레벨을 출력하는 제1 레벨 변환부; 상기 제1 레벨 변환부의 출력을 입력으로하여 제1 전압과 저전압 사이를 스윙하는 제2 전압을 생성하는 제2 레벨 변환부; 및 상기 제2 전압과 전원전압을 전원으로 하여 상기 제1 전압과 저전압 사이의 전위레벨을 가지는 상기 제2 레벨 변환부의 출력에 의하여 전원전압과 저전압 사이를 스윙하는 출력전압을 생성하는 제1 반전부 및 상기 제1 반전부의 출력을 반전하는 제2 반전부를 포함하여 이루어진다.The present invention relates to a level shifter with low area consumption. The present invention relates to a level shifter integrated on a P-type substrate. A first level converter configured to output a potential level between the one voltage and the power supply voltage; A second level converter configured to generate a second voltage swinging between a first voltage and a low voltage by using an output of the first level converter; And a first inverting unit generating an output voltage swinging between the power supply voltage and the low voltage by an output of the second level converter having a potential level between the first voltage and the low voltage using the second voltage and the power supply voltage as power sources. And a second inversion unit inverting the output of the first inversion unit.
또한, 본 발명의 다른 레벨 쉬프터는, N타입 기판상에 집적되는 레벨 쉬프터에 있어서, 입력신호에 응답하고, 고전압과 저전압을 전원으로 하여 고전압보다 소정 레벨 낮은 제1 전압과 고전압 사이의 전위 레벨을 출력하는 제1 레벨 변환부; 상기 제1 레벨 변환부의 출력을 입력으로하여 고전압과 제1 전압 사이를 스윙하는 제2 레벨 변환부; 상기 접지준위와 고전압을 전원으로 하여 상기 제1 전압과 고전압사이의 전위레벨을 가지는 상기 제2 레벨 변환부의 출력에 의하여 고전압과 접지준위 사이를 스윙하는 제1 반전부; 및 상기 제1 반전부의 출력을 반전하는 제2 반전부를 포함하여 이루어진다.In addition, another level shifter of the present invention is a level shifter integrated on an N-type substrate, and responds to an input signal and sets a potential level between a first voltage and a high voltage lower than a high voltage by using a high voltage and a low voltage as a power source. A first level converter for outputting; A second level converter configured to swing between a high voltage and a first voltage by using an output of the first level converter; A first inversion unit swinging between a high voltage and a ground level by an output of the second level converter having a potential level between the first voltage and the high voltage using the ground level and the high voltage as a power source; And a second inversion unit inverting the output of the first inversion unit.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 3은 본 발명의 적은 면적을 소모하는 레벨 쉬프터의 일실시예를 나타낸다.3 shows one embodiment of a level shifter consuming small area of the present invention.
도 3을 참조하면, P타입 기판상에 집적되는 레벨 쉬프터에 있어서, 입력신호(IN)에 응답하고, 전원전압(VDD)과 저전압(VEE)을 전원으로 하여 저전압(VEE)보다 소정 레벨 높은 제1 전압(Vpos)과 전원전압(VDD) 사이의 전위 레벨을 출력하는 제1 레벨 변환부(100)와, 상기 제1 레벨 변환부(100)의 출력을 입력으로하여 제1 전압(Vpos)과 저전압(VEE) 사이를 스윙하는 제2 전압(V1)을 생성하는 제2 레벨 변환부(200) 및 상기 제2 전압(V1)과 전원전압(VDD)을 전원으로 하여 상기 제1 전압(Vpos)과 저전압(VEE)사이의 전위레벨을 가지는 상기 제2 레벨 변환부(200)의 출력에 의하여 전원전압(VDD)과 저전압(VEE) 사이를 스윙하는 출력전압을 생성하는 제1 반전부(300) 및 를 포함하여 이루어진다.Referring to FIG. 3, in a level shifter integrated on a P-type substrate, a predetermined level higher than a low voltage VEE in response to an input signal IN and a power supply voltage VDD and a low voltage VEE as a power source is provided. The first level converter 100 outputs a potential level between the first voltage Vpos and the power supply voltage VDD, and the output of the first level converter 100 is input to the first voltage Vpos. The second level converter 200 which generates the second voltage V1 swinging between the low voltages VEE, and the first voltage Vpos using the second voltage V1 and the power supply voltage VDD as power sources. The first inverting unit 300 generates an output voltage swinging between the power supply voltage VDD and the low voltage VEE by the output of the second level converter 200 having a potential level between a low voltage VEE and a low voltage VEE. And are made.
구체적으로, 상기 제1 레벨 변환부(100)는, 전원전압(VDD)과 저전압(VEE) 사이에 직렬로 인버터 연결되며, 각각의 게이트는 공동으로 접속되어 상기 입력신호에 응답하는 제1 PMOS 및 제1 NMOS를 포함하여 실시 구성되며,In detail, the first level converter 100 may include an inverter connected in series between a power supply voltage VDD and a low voltage VEE, and each gate may be jointly connected to respond to the input signal. Is configured to include the first NMOS,
상기 제2 레벨 변환부는, 상기 제1 전압(Vpos)과 저전압(VEE) 사이에 직렬로 인버터 연결되며, 각각의 게이트는 상기 제1 레벨 변환부의 출력단에 공동으로 연결되는 제2 PMOS 및제2 NMOS를 포함하여 실시 구성되며,The second level converter is connected to the inverter in series between the first voltage (Vpos) and the low voltage (VEE), each gate of the second PMOS and the second NMOS jointly connected to the output terminal of the first level converter. Consists of conducting, including
상기 제1 반전부는, 상기 제2 전압(V1)과 저전압(VEE) 사이에 직렬로 인버터 연결되며, 각각의 게이트는 상기 제2 레벨 변환부의 출력단에 공동으로 연결되는 제3 PMOS 및제3 NMOS를 포함하여 실시 구성된다.The first inverting unit includes an inverter connected in series between the second voltage V1 and the low voltage VEE, and each gate includes a third PMOS and a third NMOS that are jointly connected to an output terminal of the second level converter. It is configured by implementation.
상기한 구성의 본 발명의 동작을 도 3을 참조하여 상세히 설명하기로 한다.An operation of the present invention having the above configuration will be described in detail with reference to FIG. 3.
먼저, 상기 제1 레벨 변환부(100)에 인가되는 입력신호(IN)가 로우 레벨일시, 노드 1의 전압은 전원전압(VDD)이 되고 입력신호(IN)가 하이 레벨일시, 노드 1의 전압은 상기 제1 전압(Vpos)가 된다 .First, when the input signal IN applied to the first level converter 100 is low level, the voltage of node 1 becomes the power supply voltage VDD, and the voltage of node 1 when the input signal IN is high level. Becomes the first voltage Vpos.
여기서, 상기 제1 전압(Vpos)은 접지전압과 저전압(VEE) 사이의 전압으로서 저전압(VEE)에 비하여 약 3내지 4V 높은 전압이 된다.Here, the first voltage Vpos is a voltage between the ground voltage and the low voltage VEE, which is about 3 to 4V higher than the low voltage VEE.
상기 입력신호(IN)가 로우 레벨일때는 노드 1의 전압이 저전압(VEE)가 되어야 하지만 상기 PMOS(101)와 NMOS(102)를 집적화로화시 면적비(aspect ratio)를 조정하여 제1 전압(Vpos)가 되도록 조절한다.When the input signal IN is at the low level, the voltage of the node 1 should be the low voltage VEE, but when the PMOS 101 and the NMOS 102 are integrated, the aspect ratio is adjusted to adjust the first voltage. Vpos).
여기서, 상기 NMOS(102)의 면적비를 조정하지 않고 하이 레벨의 입력신호(IN)를 인가받을시 저전압(VEE)을 출력하게 되면 입력신호의 범위가 0 ∼ 3.3일 경우 턴 오프 되지 않는 문제가 발생한다.Here, when the low voltage VEE is output when the high level input signal IN is applied without adjusting the area ratio of the NMOS 102, a problem that the input signal ranges from 0 to 3.3 does not turn off. do.
따라서, 상기 제1 레벨 변환부(100)의 출력은 전원전압(VDD)과 제1 전압(Vpos)간을 스윙하게 된다.Therefore, the output of the first level converter 100 swings between the power supply voltage VDD and the first voltage Vpos.
이어서, 상기 제1 레벨 변환부(100)의 출력이 제1 전압(Vpos)와 전원전압(VDD)사이를 스윙하므로, 상기 제2 레벨 변환부는 제1 전압(Vpos)와 제1 전압(Vpos) 보다 낮은 저전압(VDD)을 이용하여 동작하여야 한다.Subsequently, since the output of the first level converter 100 swings between the first voltage Vpos and the power supply voltage VDD, the second level converter includes a first voltage Vpos and a first voltage Vpos. It should operate with a lower low voltage (VDD).
이어서, 상기 저전압(VDD)과 제1 전압(Vpos)을 스윙하는 상기 제2 레벨 변환부(200)의 출력인 제2 전압(V1)을 입력으로 하는 제1 반전부(300)에서 전원전압(VDD)과 저전압(VEE)사이를 풀 스윙(full swing)하게 하며, 상기 제2 반전부(400)에서 상기 제1 반전부(300)의 출력을 반전하여 입력신호(IN)와 동일한 위상을 갖도록 한다.Subsequently, the power source voltage (1) is input from the first inverting unit 300 that receives the second voltage V1 which is the output of the second level converter 200 swinging the low voltage VDD and the first voltage Vpos. Full swing between VDD) and the low voltage VEE, and inverts the output of the first inverter 300 in the second inverter 400 to have the same phase as the input signal IN. do.
따라서, 본 발명의 레벨 쉬프터는 래치(latch)를 사용하지 않으므로 레이싱 현상이 감소되며, 각각의 반전부(100, 200, 300)를 구성하는 NMOS와 PMOS의 면적비가 크지 않아도 된다.Therefore, since the level shifter of the present invention does not use a latch, the racing phenomenon is reduced, and the area ratio of the NMOS and the PMOS constituting each of the inverting units 100, 200, and 300 is not required to be large.
도 4는 본 발명의 다른 실시예를 나타낸다.4 shows another embodiment of the present invention.
도 4를 참조하면, N타입 기판상에 집적되는 레벨 쉬프터에 있어서, 입력신호에 응답하고, 고전압(VPP)과 저전압을 전원으로 하여 고전압(VPP)보다 소정 레벨낮은 제1 전압(V1)과 고전압(VPP) 사이의 전위 레벨을 출력하는 제1 레벨 변환부(500)와, 상기 제1 레벨 변환부(500)의 출력을 입력으로하여 고전압(VPP)과 제1 전압(V1) 사이를 스윙하는 제2 레벨 변환부(600)와, 상기 접지준위(VSS)와 고전압(VPP)을 전원으로 하여 상기 제1 전압(V1)과 고전압(VPP)사이의 전위레벨을 가지는 상기 제2 레벨 변환부(600)의 출력에 의하여 고전압(VPP)과 접지준위(VSS) 사이를 스윙하는 제1 반전부(700) 및 상기 제1 반전부(700)의 출력을 반전하는 제2 반전부(800)를 포함하여 이루어진다.Referring to FIG. 4, in a level shifter integrated on an N-type substrate, a first voltage V1 and a high voltage lower than a high voltage VPP in response to an input signal by using a high voltage VPP and a low voltage as power sources. A first level converter 500 for outputting a potential level between the VPP and the output of the first level converter 500 is input to swing between the high voltage VPP and the first voltage V1. The second level converter 600 having the potential level between the first voltage V1 and the high voltage VPP using the second level converter 600 and the ground level VSS and the high voltage VPP as power sources. A first inverting unit 700 swinging between the high voltage VPP and the ground level VSS by the output of 600 and a second inverting unit 800 inverting the output of the first inverting unit 700. It is done by
구체적으로, 상기 제1 레벨 변환부는 고전압(VPP)과 접지준위(VSS) 사이에 직렬로 인버터 연결되며, 각각의 게이트는 공동으로 접속되어 상기 입력신호를 반전하는 PMOS(510)와 NMOS(520)를 포함하여 실시 구성되며,Specifically, the first level converter is connected to the inverter in series between the high voltage (VPP) and the ground level (VSS), each gate is jointly connected to the PMOS (510) and NMOS (520) to invert the input signal Consists of conducting, including
상기 제2 레벨 변환부는, 상기 고전압(VPP)과 접지준위(VSS) 사이에 직렬로 인버터 연결되며, 각각의 게이트는 상기 제1 레벨 변환부의 출력단에 공동으로 연결되는 PMOS(610)와 NMOS(620)로 실시 구성되며,The second level converter is connected to the inverter in series between the high voltage (VPP) and the ground level (VSS), each gate is connected to the output terminal of the first level converter PMOS (610) and NMOS (620) Consisting of)
상기 제1 반전부는, 상기 제2 레벨 변환부(600)의 출력에 응답하고, 고전압(VPP)과 접지준위(VSS) 사이에 직렬로 인버터 연결되며, 각각의 게이트는 상기 제2 레벨 변환부의 출력단에 공동으로 연결되는 PMOS(710)와 NMOS(720)를 포함하여 실시 구성되며,The first inverting unit is responsive to the output of the second level converting unit 600 and is connected to an inverter in series between a high voltage VPP and a ground level VSS, each gate of which is connected to an output terminal of the second level converting unit. Is configured to include a PMOS 710 and an NMOS 720 jointly connected to,
상기 제2 반전부는, 상기 제1 반전부(700)의 출력에 응답하고, 고전압(VPP)과 접지준위(VSS) 사이에 직렬로 인버터 연결되며, 각각의 게이트는 상기 제1 반전부의 출력단에 공동으로 연결되는 PMOS(810)와 NMOS(820)로 실시 구성된다.The second inverting unit is responsive to the output of the first inverting unit 700 and is connected to an inverter in series between a high voltage VPP and a ground level VSS, and each gate is connected to an output terminal of the first inverting unit. The PMOS 810 and the NMOS 820 are connected to each other.
이하, 도 4를 참조하여 상기한 구성의 본 발명에 대하여 상세히 설명하도록 한다.Hereinafter, the present invention having the above-described configuration will be described in detail with reference to FIG. 4.
먼저, 상기 면적소모가 적은 레벨 쉬프터가 N타입 기판상에 집적되므로, 로우 레벨이 인가될시 상기 제1 레벨 변환부(500)의 출력은 고전압(VPP)과 제1 전압(V1)사이를 스윙하게 된다.First, since the level shifter with low area consumption is integrated on the N-type substrate, when the low level is applied, the output of the first level converter 500 swings between the high voltage VPP and the first voltage V1. Done.
여기서, 고전압(VPP)은 통상적인 전원전압(3.3 ∼ 5V)보다 높은 전압으로 통상 10 ∼ 20V에 이르는 전압이며, 상기 제1 전압(V1)은 상기 고전압(VPP)에서 소정 전압(3 ∼ 4V) 낮은 전압이다.Here, the high voltage (VPP) is a voltage higher than the normal power supply voltage (3.3 to 5V) up to 10 to 20V, and the first voltage (V1) is a predetermined voltage (3 to 4V) at the high voltage (VPP). Low voltage.
상기 PMOS(510)와 NMOS(520)의 면적비를 조정하여 입력신호(IN)가 로우 레벨일때 제1 전압(V1)이 출력되도록 함으로서, N타입 기판에 집적되는 상기 PMOS(510)가 로우 레벨이 인가시 브레이크 다운 현상을 일으켜 턴 온 상태가 유지되지 않도록 한다.By adjusting the area ratio of the PMOS 510 and the NMOS 520 so that the first voltage V1 is output when the input signal IN is at the low level, the PMOS 510 integrated on the N-type substrate has a low level. When applied, a breakdown phenomenon may occur so that the turn-on state is not maintained.
이어서, 고전압(VPP)과 제1 전압(V1)을 스윙하는 상기 제1 레벨 변환부(500)의 출력이 상기 제2 레벨 변환부(600)에 인가되면, 상기 PMOS(610)와 NMOS(620)에 각각 고전압(VPP)과 제1 전압(V1)이 연결되어 있고 입력되는 전압의 범위 또한 상기 PMOS(610)와 NMOS(620)에 연결된 전압 범위와 같으므로 상기 제1 레벨 변환부의 출력에 의하여 상기 제2 제어부에 대한 제어가 가능하게 된다.Subsequently, when the output of the first level converter 500 swinging the high voltage VPP and the first voltage V1 is applied to the second level converter 600, the PMOS 610 and the NMOS 620 are applied. Since the high voltage VPP and the first voltage V1 are connected to each other, and the input voltage range is also the same as the voltage range connected to the PMOS 610 and the NMOS 620, the output of the first level converter Control of the second control unit becomes possible.
상기 제1 반전부(700)에서는 앞서 도 3에서 설명한 바와 같이, 상기 제2 레벨 변환부의 출력을 입력으로 하여 고전압(VPP)과 접지준위(VSS) 사이를 풀 스윙(full swing)하게 되고 제2 반전부에서는 원래 입력된 입력신호(IN)와 같은 위상을 갖도록 한다.As described above with reference to FIG. 3, the first inversion unit 700 takes a full swing between the high voltage VPP and the ground level VSS by using the output of the second level converter as an input. The inversion unit has the same phase as the input signal IN originally input.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
상기한 바와 같이 본 발명은, P타입 또는 N타입 기판에 적은 면적을 사용하여 레벨 쉬프터를 구현함에 있어, 래치를 사용하지 않음으로서 레이싱 현상을 방지하여 종래의 레벨 쉬프터가 PMOS와 NMOS간에 높은 면적비를 가졌던 것에 비하여 매우 작은 면적비만으로 구현이 가능하다.As described above, the present invention implements a level shifter using a small area on a P-type or N-type substrate, and prevents a racing phenomenon by not using a latch so that a conventional level shifter has a high area ratio between a PMOS and an NMOS. It can be implemented with a very small area ratio compared to what it had.
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970013754A (en) * | 1995-08-29 | 1997-03-29 | 김광호 | Level shift circuit |
| KR970055470A (en) * | 1995-12-15 | 1997-07-31 | 문정환 | Level shift circuit |
| US5705946A (en) * | 1995-06-07 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Low power low voltage level shifter |
| US6043699A (en) * | 1997-11-04 | 2000-03-28 | Sony Corporation | Level shift circuit |
| US6087881A (en) * | 1998-07-23 | 2000-07-11 | International Business Machines Corporation | Integrated circuit dual level shift predrive circuit |
| JP2000286687A (en) * | 1999-03-31 | 2000-10-13 | Toshiba Corp | Level shifting circuit and inverter device |
| JP2001068978A (en) * | 1999-08-27 | 2001-03-16 | Nec Ic Microcomput Syst Ltd | Level shifter circuit |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705946A (en) * | 1995-06-07 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Low power low voltage level shifter |
| KR970013754A (en) * | 1995-08-29 | 1997-03-29 | 김광호 | Level shift circuit |
| KR970055470A (en) * | 1995-12-15 | 1997-07-31 | 문정환 | Level shift circuit |
| US6043699A (en) * | 1997-11-04 | 2000-03-28 | Sony Corporation | Level shift circuit |
| US6087881A (en) * | 1998-07-23 | 2000-07-11 | International Business Machines Corporation | Integrated circuit dual level shift predrive circuit |
| JP2000286687A (en) * | 1999-03-31 | 2000-10-13 | Toshiba Corp | Level shifting circuit and inverter device |
| JP2001068978A (en) * | 1999-08-27 | 2001-03-16 | Nec Ic Microcomput Syst Ltd | Level shifter circuit |
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