KR100384699B1 - IP Frame Switching Device and Method - Google Patents

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KR100384699B1 KR10-1998-0036810A KR19980036810A KR100384699B1 KR 100384699 B1 KR100384699 B1 KR 100384699B1 KR 19980036810 A KR19980036810 A KR 19980036810A KR 100384699 B1 KR100384699 B1 KR 100384699B1
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Abstract

본 발명은 IPC 시스템(Inter Process Communication System)에서의 IPC 프레임 스위칭에 관한 것으로, 특히 IPC 시스템에서의 프로세서간 IPC 프레임 스위칭시 필요한 경우에만 D-버스를 경유하도록 해당 IPC 시스템을 구성하여 고속의 IPC 프레임 스위칭을 제공하도록 하는 IPC 프레임 스위칭 장치 및 방법에 관한 것이다.The present invention relates to IPC frame switching in an IPC system (Interprocess Communication System), and in particular, to configure the IPC system via the D-bus only when necessary when switching between the IPC frame in the IPC system high-speed IPC frame An IPC frame switching apparatus and method for providing switching are provided.

종래의 IPC 시스템에서는 모든 프로세서들이 각각의 U-링크 및 노드를 통해 D-버스에 연결되어 있기 때문에 해당 D-버스로부터 각 노드 및 U-링크를 통해 IPC 프레임이 전송되는 경우에 병목 현상이 자주 발생하고, 또한 각 프로세서의 노드는 D-버스를 경유하지 않으면 IPC 프레임의 스위칭이 불가능하다는 문제점이 있다.In the conventional IPC system, since all processors are connected to the D-bus through respective U-links and nodes, bottlenecks frequently occur when IPC frames are transmitted from the corresponding D-bus through each node and U-link. In addition, there is a problem that the node of each processor cannot switch the IPC frame without passing through the D-bus.

본 발명은 IPC 시스템에서의 프로세서간 IPC 프레임 스위칭시 필요한 경우에만 D-버스를 경유하도록 해당 IPC 시스템을 구성함으로써, 해당 D-버스를 경유하지 않고도 프로세서간의 IPC 프레임 스위칭이 가능하게 되고, 해당 프로세서간의 IPC 프레임 스위칭 속도와 스위칭 효율을 향상시킬 수 있게 된다.The present invention configures the IPC system via the D-bus only when necessary to switch between the processors in the IPC system, so that IPC frame switching between the processors is possible without passing through the D-bus. IPC frame switching speed and switching efficiency can be improved.

Description

아이피씨 프레임 스위칭 장치 및 방법IP Frame Switching Device and Method

본 발명은 IPC 시스템(Inter Process Communication System)에서의 IPC 프레임 스위칭에 관한 것으로, 특히 IPC 시스템에서의 프로세서간 IPC 프레임 스위칭시 필요한 경우에만 D-버스를 경유하도록 해당 IPC 시스템을 구성하여 고속의 IPC 프레임 스위칭을 제공하도록 하는 IPC 프레임 스위칭 장치 및 방법에 관한 것이다.The present invention relates to IPC frame switching in an IPC system (Interprocess Communication System), and in particular, to configure the IPC system via the D-bus only when necessary when switching between the IPC frame in the IPC system high-speed IPC frame An IPC frame switching apparatus and method for providing switching are provided.

종래 교환 시스템에서의 IPC 시스템의 구성은 첨부된 도면 도 1에 도시된 바와 같이 해당 교환 시스템의 백플레인(Back-Plane) 상에 구현되는 D-버스(10)와, U-링크를 통해 IPC 프레임을 송수신하는 프로세서부(30)와, U-링크 정합 기능과 D-버스 정합 기능을 제공하여 해당 D-버스(10)와 프로세서부(30)를 연결하는 노드부(20)를 포함하여 이루어진다.The configuration of the IPC system in the conventional switching system is a D-bus 10 implemented on the backplane (Plane) of the corresponding switching system, as shown in Figure 1 attached to the IPC frame through the U-link It includes a processor unit 30 for transmitting and receiving, and a node unit 20 for connecting the D-bus 10 and the processor unit 30 by providing a U-link matching function and a D-bus matching function.

그리고, 해당 노드부(20)의 각 노드(20-1~20-n) 구성을 제 1 노드(20-1)를 예를 들어 보다 자세히 설명하면 첨부된 도면 도 2에 도시된 바와 같이 비교기(21)와, 수신 버퍼부(22)와, 병렬/직렬 변환기(23)와, 직렬/병렬 변환기(24) 및 송신 버퍼부(25)를 구비하여 이루어지는데, 해당 비교기(21)는 D-버스(10)와 접속되어, 해당 D-버스(10) 상의 IPC 프레임의 헤더에 포함된 목적지 주소 정보를 체크하여 자체에 저장하고 있는 주소 정보와 일치하는 IPC 프레임을 선택해서 수신 버퍼부(22)에 기록하며, 해당 수신 버퍼부(22)는 비교기(21)에 의해 기록되는 IPC 프레임을 저장한다. 해당 병렬/직렬 변환기(23)는 수신 버퍼부(22)에 저장된 병렬 IPC 프레임을 판독하고 판독한 병렬 IPC 프레임을 직렬 IPC 프레임으로 변환시켜 프로세서부(30)로 전송하며, 해당 직렬/병렬 변환기(24)는 프로세서부(30)로부터 U-링크를 통해 수신되는 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환시켜 송신 버퍼부(25)에 기록한다. 해당 송신 버퍼부(25)는 직렬/병렬 변환기(24)에 의해 기록되는 직렬 IPC 프레임을 저장하였다가 D-버스(10)로 송출한다.Each node 20-1 to 20-n of the node unit 20 will be described in more detail with reference to the first node 20-1, for example, as shown in FIG. 2. 21, a reception buffer section 22, a parallel / serial converter 23, a serial / parallel converter 24 and a transmission buffer section 25, the comparator 21 having a D-bus. (10), the destination address information included in the header of the IPC frame on the corresponding D-bus 10 is checked, and the IPC frame matching the address information stored therein is selected to the reception buffer unit 22. The reception buffer unit 22 stores the IPC frame recorded by the comparator 21. The parallel / serial converter 23 reads the parallel IPC frame stored in the reception buffer unit 22, converts the read parallel IPC frame into a serial IPC frame, and transmits the serial IPC frame to the processor unit 30. 24 converts a serial IPC frame received through the U-link from the processor unit 30 into a parallel IPC frame and records the same in the transmission buffer unit 25. The transmission buffer unit 25 stores the serial IPC frame recorded by the serial / parallel converter 24 and transmits the same to the D-bus 10.

이와 같이 구성된 종래 IPC 시스템에서의 IPC 프레임 스위칭 동작은 다음과 같이 수행된다.The IPC frame switching operation in the conventional IPC system configured as described above is performed as follows.

먼저, 프로세서부(30)의 특정 프로세서에서 직렬 IPC 프레임을 U-링크를 통해 노드부(20)로 인가하면, 해당 노드부(20)는 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환시켜 D-버스(10)로 송출하는데, 해당 U-링크와 연결된 노드의 직렬/병렬 변환기(24)는 해당 U-링크를 통해 인가되는 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환하고 변환한 병렬 IPC 프레임을 송신 버퍼부(25)에 기록한다. 이에, 해당 송신 버퍼부(25)에 병렬 IPC 프레임의 저장이 종료되면 해당 노드는 송신 버퍼부(25)에 저장된 병렬 IPC 프레임을 판독하여 D-버스(10)로 송출하므로, 해당 D-버스(10)에 연결된 모든 노드들이 해당 IPC 프레임을 수신할 수 있게 되는데, 이때, D-버스(10)와 각 노드(20-1~20-n)와의 정합은 16비트 또는 8비트의 직렬 데이터 버스 구조로 되어 있다.First, when a specific processor of the processor unit 30 applies the serial IPC frame to the node unit 20 through the U-link, the node unit 20 converts the serial IPC frame into a parallel IPC frame to convert the D-bus ( 10), the serial / parallel converter 24 of the node connected to the corresponding U-link converts the serial IPC frame applied through the corresponding U-link into a parallel IPC frame and converts the converted parallel IPC frame into a transmission buffer unit ( 25). Accordingly, when the storage of the parallel IPC frame is terminated in the transmission buffer unit 25, the node reads the parallel IPC frame stored in the transmission buffer unit 25 and transmits the parallel IPC frame to the D-bus 10. All nodes connected to 10) can receive the corresponding IPC frame, wherein the matching between the D-bus 10 and each node 20-1 to 20-n is a 16-bit or 8-bit serial data bus structure. It is.

한편, D-버스(10)에 병렬 IPC 프레임이 송출되면 각 노드들은 해당 병렬 IPC 프레임의 헤더에 포함된 목적지 주소 정보를 체크하여 해당 IPC 프레임을 수신하는데, 각 노드의 비교기(21)는 D-버스(10) 상에 송출된 병렬 IPC 프레임의 헤더에 포함된 목적지 주소 정보와 해당 노드 자신에게 할당된 주소 즉, 자체에 저장하고 있는 주소 정보를 비교하여 해당 목적지 주소 정보와 일치하는 경우에만 해당 병렬 IPC 프레임을 수신 버퍼부(22)에 기록한다. 즉, 어느 한 노드에서 D-버스(10)로 병렬 IPC 프레임을 송출하면 해당 D-버스(10)에 연결된 모든 노드들은 해당 병렬 IPC 프레임의 헤더에 포함된 목적지 주소 정보를 체크하여 자신의 주소와 일치하는 경우에는 해당 병렬 IPC 프레임을 수신하여 수신 버퍼부(22)에 기록하고, 일치하지 않는 경우에는 해당 병렬 IPC 프레임을 수신하지 않는다.On the other hand, when the parallel IPC frame is sent to the D-bus 10, each node checks the destination address information included in the header of the parallel IPC frame to receive the corresponding IPC frame, the comparator 21 of each node is D- Only when the destination address information included in the header of the parallel IPC frame transmitted on the bus 10 is compared with the address assigned to the node itself, that is, the address information stored in itself, and the corresponding destination address information is matched. The IPC frame is recorded in the reception buffer unit 22. That is, when one node sends a parallel IPC frame to the D-bus 10, all nodes connected to the corresponding D-bus 10 check their destination address information included in the header of the corresponding parallel IPC frame to check their own addresses and addresses. If there is a match, the parallel IPC frame is received and recorded in the reception buffer unit 22. If it does not match, the parallel IPC frame is not received.

그리고, 병렬 IPC 프레임을 수신한 노드의 병렬/직렬 변환기(23)는 수신 버퍼부(22)에 해당 병렬 IPC 프레임의 저장이 종료되면 저장된 병렬 IPC 프레임을 판독하여 프로세서로 전송하는데, 해당 병렬/직렬 변환기(23)는 수신 버퍼부(22)에 저장된 병렬 IPC 프레임을 판독하여 직렬 IPC 프레임으로 변환하고 변환한 직렬 IPC 프레임을 해당 노드와 연결된 U-링크를 통해 해당 프로세서로 전송한다.The parallel / serial converter 23 of the node receiving the parallel IPC frame reads the stored parallel IPC frame and transmits the stored parallel IPC frame to the processor when the storage of the parallel IPC frame ends in the reception buffer unit 22. The converter 23 reads the parallel IPC frame stored in the reception buffer unit 22, converts the serial IPC frame into a serial IPC frame, and transmits the converted serial IPC frame to the corresponding processor through a U-link connected to the corresponding node.

상술한 바와 같은 종래의 IPC 시스템은 국설 교환 시스템 내에서 프로세서간에 정보를 주고 받는 통신 방식으로 사용되는데, 이때 IPC 프레임은 헤더 부분에 목적지 프로세서의 주소 정보를 포함하고 있는 HDLC(High-level Data Link Control) 포맷으로 이루어지므로 해당 IPC 시스템에서는 이 목적지 주소를 가지고 스위칭 동작을 수행한다. 또한, 해당 목적지 주소는 각 프로세서(30-1~30-n)에도 할당되지만 각 노드(20-1~20-n)에도 할당되어 D-버스(10)를 이용한 IPC 프레임의 스위칭에 사용된다.The conventional IPC system as described above is used as a communication method for exchanging information between processors in a local exchange system, wherein an IPC frame includes HDLC (High-level Data Link Control) including address information of a destination processor in a header part. Format), the IPC system performs the switching operation with this destination address. The destination address is also assigned to each of the processors 30-1 to 30-n, but is also assigned to each of the nodes 20-1 to 20-n and used for switching the IPC frame using the D-bus 10.

전술한 바와 같이, 종래의 IPC 시스템에서는 모든 프로세서들이 각각의 U-링크 및 노드를 통해 D-버스에 연결되어 있기 때문에 해당 D-버스로부터 각 노드 및 U-링크를 통해 IPC 프레임이 전송되는 경우에 병목 현상이 자주 발생하고, 또한 각 프로세서의 노드는 D-버스를 경유하지 않으면 IPC 프레임의 스위칭이 불가능하다는 문제점이 있다.As described above, in the conventional IPC system, since all processors are connected to the D-bus through respective U-links and nodes, IPC frames are transmitted from the corresponding D-bus through each node and U-link. Bottlenecks frequently occur, and there is a problem that the nodes of each processor cannot switch IPC frames unless they pass through the D-bus.

본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, IPC 시스템에서의 프로세서간 IPC 프레임 스위칭시 필요한 경우에만 D-버스를 경유하도록 해당 IPC 시스템을 구성함으로써, 해당 D-버스를 경유하지 않고도 프로세서간의 IPC 프레임 스위칭이 가능하게 함과 동시에 해당 프로세서간의 IPC 프레임 스위칭 속도와 스위칭 효율을 향상시키는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to configure an IPC system to pass through a D-bus only when necessary for switching between processors in an IPC system. It is possible to switch IPC frames between processors without increasing the IPC frame switching speed and switching efficiency between the processors.

상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 교환 시스템의 백플레인 상에 구현되는 D-버스와; U-링크를 통해 IPC 프레임을 송수신하는 다수 개의 프로세서부를 구비하는 IPC 프레임 스위칭 장치에 있어서, D-버스 정합 기능과 U-링크 정합 기능을 제공하여 상기 D-버스와 프로세서부를 연결하는 다수 개의 스위칭 수단을 구비하되, 상기 스위칭 수단은 상기 D-버스와 연결되어 스위칭 수단간의 IPC 프레임 스위칭 기능을 제공하는 D-버스 노드와; U-링크를 통해 연결된 상기 프로세서부의 각 프로세서간의 IPC 프레임 스위칭 기능을 제공함과 동시에 상기 D-버스 노드와의 IPC 프레임 스위칭 기능을 제공하는 다수 개의 U-링크 노드와; 상기 D-버스 노드와 U-링크 노드 또는 상기 U-링크 노드 간의 IPC 프레임을 스위칭하는 스위칭 매트릭스를 포함하는데 있다.A feature of the present invention for achieving the above object is a D-bus implemented on the backplane of the exchange system; An IPC frame switching device having a plurality of processor units for transmitting and receiving an IPC frame through a U-link, comprising: a plurality of switching means for providing a D-bus matching function and a U-link matching function to connect the D-bus and a processor unit; The switching means includes a D-bus node connected to the D-bus to provide an IPC frame switching function between the switching means; A plurality of U-link nodes providing an IPC frame switching function between the processors of the processor unit connected through a U-link and at the same time providing an IPC frame switching function with the D-bus node; And a switching matrix for switching an IPC frame between the D-bus node and the U-link node or the U-link node.

본 발명의 다른 특징은, IPC 시스템에서 하나의 스위칭 수단에 연결된 각 프로세서간에 D-버스를 경유하지 않고 IPC 프레임을 스위칭하는 IPC 프레임 스위칭 방법에 있어서, U-링크를 통해 송출된 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환하는 과정과; 상기 병렬 IPC 프레임의 목적지 주소 정보를 체크하여 해당 목적지 주소 정보와 일치하는 주소 정보에 대한 U-링크 노드로 출력되는 버퍼에 IPC 프레임을 기록하는 과정과; 상기 U-링크 노드에서 상기 버퍼에 기록된 병렬 IPC 프레임을 판독하여 직렬 IPC 프레임으로 변환한 후, U-링크를 통해 프로세서로 전송하는 과정을 포함하는데 있다.According to another aspect of the present invention, in an IPC frame switching method for switching an IPC frame without passing through a D-bus between processors connected to one switching means in an IPC system, a serial IPC frame transmitted through a U-link is paralleled. Converting to an IPC frame; Checking the destination address information of the parallel IPC frame and writing an IPC frame to a buffer output to a U-link node for address information corresponding to the corresponding destination address information; And converting the parallel IPC frame recorded in the buffer into a serial IPC frame by the U-link node and transmitting the serial IPC frame to the processor through the U-link.

본 발명의 또 다른 특징은, IPC 시스템에서 서로 다른 스위칭 수단에 각각 연결된 프로세서간에 D-버스를 경유하여 IPC 프레임을 스위칭하는 IPC 프레임 스위칭 방법에 있어서, U-링크를 통해 송출된 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환하는 과정과; 상기 병렬 IPC 프레임의 목적지 주소 정보를 체크하여 해당 목적지 주소 정보와 일치하는 주소 정보에 대한 D-버스 노드로 출력되는 버퍼에 IPC 프레임을 기록하는 과정과; 상기 D-버스 노드에서 상기 버퍼에 기록된 병렬 IPC 프레임을 판독하여 D-버스에서 사용하는 병렬 데이터 크기로 상기 병렬 IPC 프레임의 크기를 변환하는 과정과; 상기 변환한 병렬 IPC 프레임을 D-버스로 송출하는 과정과; D-버스에 송출된 병렬 IPC 프레임을 해당 스위칭 수단에서 사용하는 병렬 데이터 크기로 변환하는 과정과; 상기 변환한 병렬 IPC 프레임의 목적지 주소 정보를 체크하여 해당 목적지 주소 정보와 일치하는 주소 정보가 존재하면, 해당 주소 정보에 대한 U-링크 노드로 출력되는 버퍼에 IPC 프레임을 기록하는 과정과; 상기 U-링크 노드에서 상기 버퍼에 기록된 병렬 IPC 프레임을 판독하여 U-링크를 통해 프로세서로 전송하는 과정을 포함하는데 있다.According to another aspect of the present invention, in an IPC frame switching method for switching an IPC frame via a D-bus between processors respectively connected to different switching means in an IPC system, a parallel IPC frame transmitted through a U-link is paralleled. Converting to an IPC frame; Checking the destination address information of the parallel IPC frame and writing an IPC frame to a buffer outputted to a D-bus node for address information corresponding to the corresponding destination address information; Reading the parallel IPC frame recorded in the buffer by the D-bus node and converting the size of the parallel IPC frame into a parallel data size used in the D-bus; Transmitting the converted parallel IPC frame to a D-bus; Converting the parallel IPC frame sent to the D-bus into the parallel data size used by the corresponding switching means; Checking the destination address information of the converted parallel IPC frame and if there is address information that matches the destination address information, recording the IPC frame in a buffer output to the U-link node for the address information; And reading the parallel IPC frame recorded in the buffer by the U-link node and transmitting the parallel IPC frame to the processor through the U-link.

도 1은 종래 교환 시스템에서의 IPC 시스템의 구성 블록도.1 is a block diagram of an IPC system in a conventional switching system.

도 2는 도 1에 있어 노드의 상세한 구성 블록도.FIG. 2 is a detailed block diagram of a node in FIG. 1; FIG.

도 3은 본 발명에 따른 교환 시스템에서의 IPC 시스템의 구성 블록도.3 is a block diagram of an IPC system in a switching system according to the present invention;

도 4는 도 3에 있어 스위칭 수단의 상세한 구성 블록도.FIG. 4 is a detailed block diagram of the switching means in FIG. 3; FIG.

도 5는 본 발명에 따른 IPC 시스템에서의 IPC 프레임 스위칭 동작 순서도.5 is a flowchart of an IPC frame switching operation in an IPC system according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

40 : D-버스 50-1~50-n : 스위칭 수단40: D-bus 50-1 to 50-n: switching means

51 : D-버스 노드 51a : 데이터 변환기51: D-bus node 51a: data converter

51b, 52-1b, 52-2b : 비교기 51c, 52-1c, 52-2c : 메모리부51b, 52-1b, 52-2b: comparators 51c, 52-1c, 52-2c: memory

51d, 52-1d, 52-2d : 버퍼부 51e, 52-1e, 52-2e : 버퍼 리드부51d, 52-1d, 52-2d: Buffer part 51e, 52-1e, 52-2e: Buffer lead part

52-1~52-n : U-링크 노드 52-1a, 52-2a : 직렬/병렬 변환기52-1 to 52-n: U-link node 52-1a, 52-2a: serial / parallel converter

52-1f, 52-2f : 병렬/직렬 변환기52-1f, 52-2f: Parallel to Serial Converters

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 교환 시스템에서의 IPC 시스템의 구성은 첨부한 도면 도 3에 도시한 바와 같이 해당 교환 시스템의 백플레인 상에 구현되는 D-버스(40)와, U-링크를 통해 IPC 프레임을 송수신하는 다수 개의 프로세서부(60-1~60-n)와, D-버스 정합 기능과 U-링크 정합 기능을 제공하여 해당 D-버스(40)와 프로세서부(60-1~60-n)를 연결하는 다수 개의 스위칭 수단(50-1~50-n)을 포함하여 이루어진다.The configuration of the IPC system in the switching system according to the present invention, as shown in Figure 3 attached to the D-bus 40 implemented on the backplane of the switching system, and transmits and receives IPC frames over the U-link Provides a plurality of processor units 60-1 to 60-n, a D-bus matching function and a U-link matching function to connect the corresponding D-bus 40 and the processor units 60-1 to 60-n. It consists of a plurality of switching means (50-1 ~ 50-n).

그리고, 각 스위칭 수단(50-1~50-n)은 D-버스(40)와 연결된 D-버스 노드(51)와, U-링크를 통해 프로세서부(60-1~60-n)의 각 프로세서(61-1~61-n)와 연결된 다수 개의 U-링크 노드(52-1~52-n)와, 각 노드들간의 IPC 프레임을 스위칭하는 스위칭 매트릭스(53)를 구비하여 이루어지는데, 해당 D-버스 노드(51)는 D-버스(40)와 연결되어 스위칭 수단(50-1~50-n)간의 IPC 프레임 스위칭 기능을 제공하며, 해당 각 U-링크 노드(52-1~52-n)는 U-링크를 통해 연결된 프로세서부(60-1~60-n)의 각 프로세서(61-1~61-n)간의 IPC 프레임 스위칭 기능을 제공함과 동시에 해당 D-버스 노드(51)와의 IPC 프레임 스위칭 기능을 제공하고, 해당 스위칭 매트릭스(53)는 해당 D-버스 노드(51)와 U-링크 노드(52-1~52-n) 또는 해당 U-링크 노드(52-1~52-n)간의 IPC 프레임을 스위칭한다.Each of the switching means 50-1 to 50-n includes a D-bus node 51 connected to the D-bus 40, and each of the processor units 60-1 to 60-n through the U-link. And a plurality of U-link nodes 52-1 to 52-n connected to the processors 61-1 to 61-n, and a switching matrix 53 for switching IPC frames between the nodes. The D-bus node 51 is connected to the D-bus 40 to provide an IPC frame switching function between the switching means 50-1 to 50-n, and each corresponding U-link node 52-1 to 52-. n) provides an IPC frame switching function between the processors 61-1 to 61-n of the processor units 60-1 to 60-n connected through the U-link, and simultaneously with the corresponding D-bus node 51. IPC frame switching function, the corresponding switching matrix 53 is the corresponding D-bus node 51 and the U-link node (52-1 to 52-n) or the corresponding U-link node (52-1 to 52-) Switch IPC frames between n).

한편, 해당 각 스위칭 수단(50-1~50-n)에 구성된 D-버스 노드(51)와 각 U-링크 노드(52-1~52-n)를 스위칭 수단 #1(50-1)을 예를 들어, 첨부한 도면 도 4를 참조하여 보다 상세히 설명하면 다음과 같다.On the other hand, the D-bus node 51 and each of the U-link nodes 52-1 to 52-n configured in the respective switching means 50-1 to 50-n are connected to the switching means # 1 50-1. For example, with reference to the accompanying drawings, Figure 4 will be described in more detail as follows.

먼저, 해당 D-버스 노드(51)는 데이터 변환기(51a)와, 비교기(51b)와, 메모리부(51c)와, 버퍼부(51d) 및 버퍼 리드부(51e)를 구비하여 이루어지는데, 해당 데이터 변환기(51a)는 병렬 IPC 프레임의 크기를 해당 D-버스(40) 또는 해당 스위칭 수단(50-1) 내에서 사용하는 병렬 데이터의 크기로 상호 변환하며, 해당 비교기(51b)는 데이터 변환기(51a)를 통해 인가되는 IPC 프레임의 헤더에 포함되어 있는 목적지 주소 정보와 메모리부(51c)에 저장된 주소 정보를 비교하고 비교한 결과에 따라 버퍼부(51)의 해당 버퍼에 IPC 프레임을 기록한다. 해당 메모리부(51c)는 각 U-링크 노드(52-1~52-n)에 대한 주소 정보를 나타내는 라우팅 테이블을 저장하고, 해당 버퍼부(51d)는 해당 스위칭 수단의 U-링크 노드(52-1~52-n) 수에 해당하는 수의 버퍼로 구성되어, 비교기(51b)에 의해 기록되는 IPC 프레임을 해당 버퍼에 저장한다. 해당 버퍼 리드부(51e)는 각 U-링크 노드(52-1~52-n)의 버퍼부(52-1d) 중에서 대응되는 버퍼에 저장된 IPC 프레임을 판독하여 데이터 변환기(51a)로 인가한다.First, the D-bus node 51 includes a data converter 51a, a comparator 51b, a memory unit 51c, a buffer unit 51d, and a buffer lead unit 51e. The data converter 51a mutually converts the size of the parallel IPC frame to the size of the parallel data used in the corresponding D-bus 40 or the corresponding switching means 50-1. The comparator 51b converts the size of the parallel IPC frame. The destination address information included in the header of the IPC frame applied through 51a) is compared with the address information stored in the memory unit 51c, and the IPC frame is recorded in the corresponding buffer of the buffer unit 51 according to the comparison result. The memory unit 51c stores a routing table indicating address information for each U-link node 52-1 to 52-n, and the buffer unit 51d stores the U-link node 52 of the switching means. It is composed of a buffer corresponding to the number of -1 to 52-n), and stores the IPC frame recorded by the comparator 51b in the buffer. The buffer read section 51e reads the IPC frame stored in the corresponding buffer among the buffer sections 52-1d of the U-link nodes 52-1 to 52-n and applies it to the data converter 51a.

그리고, 해당 각 U-링크 노드(52-1~52-n)의 구성을 U-링크 노드 #1(52-1)을 예를 들어 설명하면, 직렬/병렬 변환기(52-1a)와, 비교기(52-1b)와, 메모리부(52-1c)와, 버퍼부(52-1d)와, 버퍼 리드부(52-1e) 및 병렬/직렬 변환기(52-1f)를 구비하여 이루어지는데, 해당 직렬/병렬 변환기(52-1a)는 U-링크를 통해 입력되는 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환하여 비교기(52-1b)의 입력단에 인가하고, 해당 비교기(52-1b)는 직렬/병렬 변환기(52-1a)로부터 인가되는 IPC 프레임의 헤더에 포함되어 있는 목적지 주소 정보와 메모리부(52-1c)에 저장된 주소 정보를 비교하고 비교한 결과에 따라 버퍼부(52-1d)의 해당 버퍼에 IPC 프레임을 기록한다. 해당 메모리부(52-1c)는 D-버스 노드(51)에 대한 주소 정보와 각 U-링크 노드(52-1~52-n)에 대한 주소 정보를 나타내는 라우팅 테이블을 저장하고, 해당 버퍼부(52-1d)는 스위칭 수단의 D-버스 노드(51) 수와 U-링크 노드(52-1~52-n) 수의 합에 해당하는 수의 버퍼로 구성되어, 비교기(52-1b)에 의해 기록되는 IPC 프레임을 해당 버퍼에 저장한다. 해당 버퍼 리드부(52-1e)는 D-버스 노드(51) 또는 각 U-링크 노드(52-1~52-n)의 버퍼부(51d, 52-1d) 중에서 대응되는 버퍼에 저장된 IPC 프레임을 판독하여 병렬/직렬 변환기(52-1f)로 인가하며, 해당 병렬/직렬 변환기(52-1f)는 버퍼 리드부(52-1e)로부터 인가되는 병렬 IPC 프레임을 직렬 IPC 프레임으로 변환시켜 U-링크를 통해 프로세서부(60-1~60-n)로 전송한다.Then, the configuration of each of the U-link nodes 52-1 to 52-n will be described using the U-link node # 1 52-1 as an example. The serial / parallel converter 52-1a and the comparator (52-1b), a memory unit 52-1c, a buffer unit 52-1d, a buffer lead unit 52-1e, and a parallel / serial converter 52-1f. The serial / parallel converter 52-1a converts the serial IPC frame input through the U-link into a parallel IPC frame and applies it to the input terminal of the comparator 52-1b, and the comparator 52-1b is serial / parallel. The corresponding buffer of the buffer unit 52-1d according to the result of comparing and comparing the destination address information included in the header of the IPC frame applied from the converter 52-1a with the address information stored in the memory unit 52-1c. Record the IPC frame. The memory unit 52-1c stores a routing table indicating address information for the D-bus node 51 and address information for each of the U-link nodes 52-1 to 52-n, and the corresponding buffer unit. 52-1d is composed of a buffer corresponding to the sum of the number of D-bus nodes 51 and the number of U-link nodes 52-1 to 52-n of the switching means, and the comparator 52-1b. Stores IPC frames recorded by the corresponding buffer. The buffer lead section 52-1e is an IPC frame stored in a corresponding buffer among the D-bus nodes 51 or the buffer sections 51d and 52-1d of each of the U-link nodes 52-1 to 52-n. Is read and applied to the parallel / serial converter 52-1f, and the parallel / serial converter 52-1f converts the parallel IPC frame applied from the buffer read section 52-1e into a serial IPC frame to obtain U-. It transmits to the processor unit 60-1 to 60-n through a link.

이와 같이 구성된 본 발명에 따른 IPC 시스템에서의 IPC 프레임 스위칭 동작은 첨부한 도면 도 5와 같은 순서로 수행되는데, 이때 설명의 편의를 위해 도 3 및 4에 도시한 U-링크 노드 #1(52-1)에 연결된 프로세서 #1(61-1)에서 U-링크 노드 #2(52-2)에 연결된 프로세서 #2(61-2)로 IPC 프레임을 전송하는 것으로 하여 도면 부호를 기재하기로 한다.The IPC frame switching operation in the IPC system according to the present invention configured as described above is performed in the same order as shown in FIG. 5. In this case, for convenience of description, the U-link node # 1 (52-5) shown in FIGS. A reference numeral will be described as transmitting an IPC frame from processor # 1 61-1 connected to 1) to processor # 2 61-2 connected to U-link node # 2 52-2.

먼저, IPC 프레임을 전송하길 원하는 프로세서부(60-1)의 특정 프로세서(61-1)가 U-링크를 통해 직렬 IPC 프레임을 U-링크 노드(52-1)로 송출하면(스텝 S51), 해당 U-링크 노드(52-1)는 U-링크를 통해 송출된 직렬 IPC 프레임을 버퍼부(52-1d)에 기록하는데, 해당 U-링크 노드(52-1)의 직렬/병렬 변환기(52-1a)는 수신된 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환하고(스텝 S52), 변환한 병렬 IPC 프레임을 비교기(52-1b)의 입력단에 인가한다.First, when a specific processor 61-1 of the processor unit 60-1 which wants to transmit an IPC frame sends out a serial IPC frame to the U-link node 52-1 via the U-link (step S51), The U-link node 52-1 writes the serial IPC frame transmitted through the U-link to the buffer unit 52-1d, and the serial / parallel converter 52 of the U-link node 52-1. -1a) converts the received serial IPC frame into a parallel IPC frame (step S52), and applies the converted parallel IPC frame to the input terminal of the comparator 52-1b.

이에, 해당 비교기(52-1b)는 인가된 병렬 IPC 프레임의 헤더에 포함된 목적지 주소 정보와 메모리부(52-1c)에 저장된 라우팅 테이블의 주소 정보를 비교하고 비교한 결과에 따라 버퍼부(52-1d)에 기록하는데, 이때 해당 라우팅 테이블의 첫 번째 칸에는 U-링크 노드 #1(52-1)에 대한 주소 정보가, 두 번째 칸에는 U-링크 노드 #2(52-2)에 대한 주소 정보가, 같은 방법으로 해당 n번째 칸에는 U-링크 노드 #n(52-n)에 대한 주소 정보가, 해당 n+1번째 칸에는 D-링크 노드(51)에 대한 주소 정보가 저장되어 있으며, 각 U-링크 노드(52-1~52-n)에 대한 주소 정보는 해당 U-링크 노드(52-1~52-n)와 U-링크를 통해 연결된 각 프로세서(61-1~61-n)의 주소와 관련이 있다. 한편, 해당 비교기(52-1b)는 해당 IPC 프레임의 목적지 주소 정보와 일치하는 주소 정보가 존재하는가를 확인하여(스텝 S53), 해당 목적지 주소 정보와 일치하는 주소 정보가 존재하지 않는 경우 즉, 해당 IPC 프레임의 목적지 주소 정보가 해당 스위칭 수단(50-1)과 연결된 프로세서부(60-1)의 프로세서에 대한 주소 정보가 아닌 경우 D-버스 노드(51)로 출력되는 버퍼부(52-1d)의 해당 버퍼에 병렬 IPC 프레임을 기록한다(스텝 S54).Accordingly, the comparator 52-1b compares the destination address information included in the header of the authorized parallel IPC frame with the address information of the routing table stored in the memory unit 52-1c, and according to the result of the comparison, the buffer unit 52. -1d), where the first column of the routing table contains address information for U-link node # 1 (52-1), and the second column contains information about U-link node # 2 (52-2). In the same way, address information for U-link node #n (52-n) is stored in the nth column, and address information for D-link node 51 is stored in the n + 1th column. Address information for each U-link node (52-1 to 52-n) is each processor (61-1 to 61) connected to the corresponding U-link node (52-1 to 52-n) through the U-link -n) is associated with the address. On the other hand, the comparator 52-1b checks whether there is address information that matches the destination address information of the corresponding IPC frame (step S53), and if there is no address information that matches the destination address information, that is, The buffer unit 52-1d outputted to the D-bus node 51 when the destination address information of the IPC frame is not the address information of the processor of the processor unit 60-1 connected to the corresponding switching means 50-1. The parallel IPC frame is recorded in the corresponding buffer (step S54).

이때, 해당 D-버스 노드(51)의 버퍼 리드부(51e)는 해당 U-링크 노드(52-1)의 버퍼부(52-1d) 중에서 대응되는 버퍼에 저장된 병렬 IPC 프레임을 판독하고(스텝 S55), 판독한 병렬 IPC 프레임을 데이터 변환기(51a)로 인가한다.At this time, the buffer read section 51e of the D-bus node 51 reads out parallel IPC frames stored in the corresponding buffers among the buffer sections 52-1d of the U-link node 52-1 (step). S55) The read parallel IPC frame is applied to the data converter 51a.

이에, 해당 데이터 변환기(51a)는 인가된 병렬 IPC 프레임을 D-버스(40)에서 사용하는 병렬 데이터 크기로 변환하여 해당 D-버스(40)로 송출한다(스텝 S56).Accordingly, the data converter 51a converts the applied parallel IPC frame into the parallel data size used by the D-bus 40 and sends it to the D-bus 40 (step S56).

이후, D-버스(40)에 병렬 IPC 프레임이 송출되어 각 스위칭 수단(50-1~50-n)의 D-버스 노드(51)에 구성된 데이터 변환기(51a)로 입력되면, 해당 데이터 변환기(51a)는 입력된 병렬 IPC 프레임을 해당 스위칭 수단(50-1)에서 사용하는 병렬 데이터 크기로 변환하고(스텝 S57), 변환한 병렬 IPC 프레임을 비교기(51b)의 입력단에 인가한다.Subsequently, when the parallel IPC frame is sent to the D-bus 40 and input to the data converter 51a configured at the D-bus node 51 of each switching means 50-1 to 50-n, the corresponding data converter ( 51a) converts the input parallel IPC frame into the parallel data size used by the switching means 50-1 (step S57), and applies the converted parallel IPC frame to the input terminal of the comparator 51b.

이에, 해당 비교기(51b)는 인가된 병렬 IPC 프레임의 헤더에 포함된 목적지 주소 정보와 메모리부(51c)에 저장된 라우팅 테이블의 주소 정보를 비교하고 비교한 결과에 따라 버퍼부(51d)에 기록하는데, 해당 병렬 IPC 프레임의 목적지 주소 정보와 일치하는 주소 정보가 존재하는가를 확인하여(스텝 S58), 해당 목적지 주소 정보와 일치하는 주소 정보가 존재하지 않는 경우 즉, 해당 IPC 프레임의 목적지 주소 정보가 해당 스위칭 수단(50-1)과 연결된 프로세서부(60-1)의 프로세서에 대한 주소 정보가 아닌 경우 해당 병렬 IPC 프레임을 수신하지 않은 상태에서 해당 IPC 프레임 스위칭 동작을 종료하고, 만약 해당 목적지 주소 정보와 일치하는 주소 정보가 존재하는 경우 즉, 해당 목적지 주소 정보가 해당 스위칭 수단(50-1)과 연결된 프로세서부(60-1)의 프로세서에 대한 주소 정보인 경우 해당 비교기(51b)는 U-버스 노드(51-2)로 출력되는 버퍼부(51d)의 해당 버퍼에 병렬 IPC 프레임을 기록한다(스텝 S59).Accordingly, the comparator 51b compares the destination address information included in the header of the applied parallel IPC frame with the address information of the routing table stored in the memory unit 51c, and records the result in the buffer unit 51d according to the comparison result. If there is no address information that matches the destination address information of the parallel IPC frame (step S58), the address information corresponding to the destination address information does not exist, that is, the destination address information of the corresponding IPC frame corresponds to the corresponding address information. If it is not the address information of the processor of the processor unit 60-1 connected to the switching means 50-1, the IPC frame switching operation is terminated without receiving the corresponding parallel IPC frame, and if the destination address information and That is, when there is matching address information, that is, the destination address information is associated with the processor of the processor unit 60-1 connected to the switching means 50-1. If the address information, the comparator (51b) records the IPC parallel to the frame buffer of the buffer unit (51d) that is output to the U- bus node 51-2 (step S59).

이때, 해당 U-버스 노드(51-2)의 버퍼 리드부(52-2e)는 해당 D-링크 노드(51)의 버퍼부(51d)에 구성된 해당 버퍼에 저장된 병렬 IPC 프레임을 판독하고(스텝 S60), 판독한 병렬 IPC 프레임을 병렬/직렬 변환기(52-2f)로 인가한다.At this time, the buffer lead portion 52-2e of the U-bus node 51-2 reads the parallel IPC frame stored in the buffer configured in the buffer portion 51d of the D-link node 51 (step). S60), the read parallel IPC frame is applied to the parallel / serial converter 52-2f.

이에, 해당 병렬/직렬 변환기(52-2f)는 인가된 병렬 IPC 프레임을 직렬 IPC 프레임으로 변환하여 해당 U-링크를 통해 프로세서부(60-1)의 해당 프로세서(61-1)로 전송한 후(스텝 S61), 해당 IPC 프레임 스위칭 동작을 종료하게 된다.Accordingly, the parallel / serial converter 52-2f converts the applied parallel IPC frame into a serial IPC frame and transmits the same to the corresponding processor 61-1 of the processor unit 60-1 through the corresponding U-link. (Step S61), the IPC frame switching operation ends.

한편, 스텝 S53에서 만약, 해당 목적지 주소 정보와 일치하는 주소 정보가 존재하는 경우 즉, 해당 IPC 프레임의 목적지 주소 정보가 해당 스위칭 수단(50-1)과 연결된 프로세서부(60-1)의 프로세서에 대한 주소 정보인 경우 해당 비교기(52-1b)는 U-버스 노드(51-2)로 출력되는 버퍼부(51d)의 해당 버퍼에 병렬 IPC 프레임을 기록한 후(스텝 S62), 스텝 S60의 동작부터 수행하여 해당 IPC 프레임 스위칭 동작을 종료하게 된다.On the other hand, in step S53, if there is address information that matches the corresponding destination address information, that is, the destination address information of the IPC frame is sent to the processor of the processor unit 60-1 connected to the switching means 50-1. In case of the address information, the comparator 52-1b writes the parallel IPC frame to the corresponding buffer of the buffer unit 51d outputted to the U-bus node 51-2 (step S62), and then starts the operation of step S60. This operation ends the IPC frame switching operation.

상술한 바와 같은 본 발명에 따른 IPC 시스템에서 각 스위칭 수단(50-1~50-n)은 각 U-링크 노드(52-1~52-n)에 의해 n개의 U-링크 인터페이스 기능을 가지며, 해당 U-링크를 통해 각각 연결된 프로세서부(60-1~60-n)에 구비된 n개의 프로세서(61-1n~61-n)와 각각 정합할 수 있다. 즉, U-링크 노드(52-1~52-n)의 수는 해당 각 스위칭 수단(50-1~50-n)에 각각 연결된 프로세서(61-1~61-n)의 수와 동일하다.In the IPC system according to the present invention as described above, each switching means 50-1 to 50-n has n U-link interface functions by each of the U-link nodes 52-1 to 52-n, The n-processors 61-1n to 61-n provided in the processor units 60-1 to 60-n connected through the corresponding U-links may be matched, respectively. That is, the number of U-link nodes 52-1 to 52-n is the same as the number of processors 61-1 to 61-n connected to the respective switching means 50-1 to 50-n.

또한, 각 U-링크 노드(52-1~52-n)의 버퍼부(52-1d, 52-2d, …)는 해당 스위칭 수단(50-1)을 구성하는 U-링크 노드(52-1~52-n)의 수보다 한 개 많은 버퍼를 구비하므로 D-버스 노드(51)로 출력되는 IPC 프레임을 기록할 수 있어, 해당 스위칭 수단(50-1)은 해당 D-버스 노드(51)를 이용한 D-버스 정합이 가능하게 되고, 이에 따라 해당 프로세서 확장이 가능하게 된다.In addition, the buffer sections 52-1d, 52-2d, ... of the U-link nodes 52-1 to 52-n each comprise a U-link node 52-1 constituting the corresponding switching means 50-1. Since the number of buffers is larger than the number of ˜52-n), the IPC frame output to the D-bus node 51 can be recorded, so that the switching means 50-1 performs the corresponding D-bus node 51. FIG. D-bus matching is enabled, and the corresponding processor can be expanded accordingly.

그리고, 각 스위칭 수단(50-1~50-n)을 구성하는 D-버스 노드(51)와 다수 개의 U-링크 노드(52-1~52-n)는 그 자체로 각각 IPC 프레임을 스위칭 할 수 있는데, 만약 U-링크 노드 #2(52-2)에서 U-링크 노드 #1(52-1)로 IPC 프레임의 스위칭이 요구되는 경우 해당 U-링크 노드 #2(52-2)가 버퍼 #21에 IPC 프레임을 기록하면, 해당 U-링크 노드 #1(52-1)은 U-링크 노드 #2(52-2)의 버퍼 #21에 기록된 IPC 프레임을 판독하여 U-링크로 송출한다. 즉, U-링크 노드 #2(52-2)로 입력된 IPC 프레임은 버퍼 #2x(x는 1, 2, …, n, n+1)에 기록되는데, U-링크 노드 #1(52-1)로 송출하고자 하는 경우에는 버퍼 #21에, U-링크 노드 #2(52-2)로 송출하고자 하는 경우에는 버퍼 #22에, 같은 방법으로 U-링크 노드 #n(52-n)으로 송출하고자 하는 경우에는 버퍼 #2n에 해당 IPC 프레임을 기록하며, 해당 IPC 프레임을 송출하고자 하는 U-링크 노드가 자신이 속한 스위칭 수단(50-1)에 존재하지 않을 경우 즉, 해당 메모리부(52-2c)에 저장된 라우팅 테이블에 송출하고자 하는 U-링크 노드의 주소 정보가 없는 경우에는 D-버스 노드(51)로 출력하는 버퍼인 버퍼 #2n+1에 해당 IPC 프레임을 기록한다.The D-bus nodes 51 and the plurality of U-link nodes 52-1 to 52-n constituting each switching means 50-1 to 50-n can switch IPC frames by themselves. If switching of the IPC frame is required from U-link node # 2 52-2 to U-link node # 1 52-1, the corresponding U-link node # 2 52-2 is buffered. When the IPC frame is recorded in # 21, the U-link node # 1 (52-1) reads the IPC frame recorded in the buffer # 21 of the U-link node # 2 (52-2) and sends it to the U-link. do. That is, the IPC frame input to U-link node # 2 (52-2) is recorded in buffer # 2x (x is 1, 2, ..., n, n + 1), and U-link node # 1 (52-). 1) to U-Link Node # 2 (52-2), and to U-Link Node #n (52-n) in the same way. When sending, the corresponding IPC frame is recorded in the buffer # 2n, and when the U-link node to send the corresponding IPC frame does not exist in the switching means 50-1 to which it belongs, that is, the memory unit 52 If there is no address information of the U-link node to be transmitted in the routing table stored at -2c), the corresponding IPC frame is recorded in the buffer # 2n + 1, which is a buffer output to the D-bus node 51.

이에, D-버스 노드(51)나 U-링크 노드부(52-1~52-n)의 버퍼 리드부(51e, 52-1e, 52-2e, …)는 자신과 대응하는 버퍼 즉, 자신이 판독해야 할 버퍼에 IPC 프레임이 기록되어 있으면, 해당 버퍼에 기록된 IPC 프레임을 판독해서 U-링크나 D-버스(40)로 송출한다. 예로, U-링크 노드 #1(52-1)의 버퍼 리드부(52-1e)는 D-버스 노드(51)의 버퍼 #1이나, 그 외 각 U-링크 노드(52-2~52-n)의 버퍼 #y1(y는 2, 3, …, n)에 기록된 IPC 프레임을 판독하게 된다.Accordingly, the buffer lead portions 51e, 52-1e, 52-2e, ... of the D-bus node 51 or the U-link node portions 52-1 to 52-n have their own buffers, that is, themselves. If an IPC frame is recorded in the buffer to be read, the IPC frame recorded in the buffer is read and sent to the U-link or D-bus 40. For example, the buffer lead portion 52-1e of the U-link node # 1 52-1 is the buffer # 1 of the D-bus node 51 or the other U-link nodes 52-2 to 52-. The IPC frame recorded in buffer # y1 (y is 2, 3, ..., n) of n) is read.

또한, D-버스(40)나 U-링크를 통해 방송(Broadcast) 기능을 갖는 IPC 프레임이 수신되었을 경우에는 해당 IPC 프레임의 목적지 주소 정보가 각 노드의 메모리부에 저장된 라우팅 테이블의 모든 주소 정보와 일치하므로, 버퍼부에 구성된 모든 버퍼에 해당 IPC 프레임을 기록하게 된다.In addition, when an IPC frame having a broadcast function is received through the D-bus 40 or the U-link, the destination address information of the corresponding IPC frame includes all the address information of the routing table stored in the memory unit of each node. Since it matches, the corresponding IPC frame is recorded in all buffers configured in the buffer unit.

이상과 같이, 본 발명은 IPC 시스템에서의 프로세서간 IPC 프레임 스위칭시 필요한 경우에만 D-버스를 경유하도록 해당 IPC 시스템을 구성함으로써, 해당 D-버스를 경유하지 않고도 프로세서간의 IPC 프레임 스위칭이 가능하게 되고, 해당 프로세서간의 IPC 프레임 스위칭 속도와 스위칭 효율을 향상시킬 수 있게 된다.As described above, the present invention configures the IPC system to pass through the D-bus only when necessary for switching between the processors in the IPC system, thereby enabling IPC frame switching between processors without passing through the D-bus. Therefore, the IPC frame switching speed and switching efficiency between the processors can be improved.

Claims (5)

교환 시스템의 백플레인 상에 구현되는 D-버스와; U-링크를 통해 IPC 프레임을 송수신하는 다수 개의 프로세서부를 구비하는 IPC 프레임 스위칭 장치에 있어서,A D-bus implemented on the backplane of the switching system; An IPC frame switching device having a plurality of processor units for transmitting and receiving an IPC frame through a U-link, D-버스 정합 기능과 U-링크 정합 기능을 제공하여 상기 D-버스와 프로세서부를 연결하는 다수 개의 스위칭 수단을 구비하되, 상기 스위칭 수단은 상기 D-버스와 연결되어 스위칭 수단간의 IPC 프레임 스위칭 기능을 제공하는 D-버스 노드와; U-링크를 통해 연결된 상기 프로세서부의 각 프로세서간의 IPC 프레임 스위칭 기능을 제공함과 동시에 상기 D-버스 노드와의 IPC 프레임 스위칭 기능을 제공하는 다수 개의 U-링크 노드와; 상기 D-버스 노드와 U-링크 노드 또는 상기 U-링크 노드 간의 IPC 프레임을 스위칭하는 스위칭 매트릭스를 포함하는 것을 특징으로 하는 IPC 프레임 스위칭 장치.And a plurality of switching means for providing a D-bus matching function and a U-link matching function to connect the D-bus and the processor unit, wherein the switching means is connected to the D-bus to provide an IPC frame switching function between switching means. Providing a D-bus node; A plurality of U-link nodes providing an IPC frame switching function between the processors of the processor unit connected through a U-link and at the same time providing an IPC frame switching function with the D-bus node; And a switching matrix for switching the IPC frame between the D-bus node and the U-link node or the U-link node. 제 1항에 있어서,The method of claim 1, 상기 D-버스 노드는 병렬 IPC 프레임의 크기를 상기 D-버스 또는 상기 스위칭 수단 내에서 사용하는 병렬 데이터의 크기로 상호 변환하는 데이터 변환기와; 상기 U-링크 노드에 대한 주소 정보를 나타내는 라우팅 테이블을 저장하는 메모리부와; 상기 스위칭 수단의 U-링크 노드 수에 해당하는 수의 버퍼로 구성되어, 기록되는 IPC 프레임을 해당 버퍼에 저장하는 버퍼부와; 상기 데이터 변환기를 통해 인가되는 IPC 프레임의 목적지 주소 정보와 상기 메모리부에 저장된 주소 정보를 비교하고 비교한 결과에 따라 상기 버퍼부의 해당 버퍼에 IPC 프레임을 기록하는 비교기와; 상기 U-링크 노드의 버퍼에 저장된 IPC 프레임을 판독하는 버퍼 리드부를 포함하는 것을 특징으로 하는 IPC 프레임 스위칭 장치.The D-bus node comprises: a data converter for converting a size of a parallel IPC frame into a size of parallel data used in the D-bus or the switching means; A memory unit for storing a routing table indicating address information for the U-link node; A buffer unit configured of a buffer corresponding to the number of U-link nodes of the switching means and storing the recorded IPC frame in a corresponding buffer; A comparator for comparing the destination address information of the IPC frame applied through the data converter with the address information stored in the memory unit and recording the IPC frame in a corresponding buffer of the buffer unit according to a result of the comparison; And a buffer read part configured to read an IPC frame stored in a buffer of the U-link node. 제 1항에 있어서,The method of claim 1, 상기 U-링크 노드는 U-링크를 통해 입력되는 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환하는 직렬/병렬 변환기와; 상기 D-버스 노드에 대한 주소 정보와 상기 U-링크 노드에 대한 주소 정보를 나타내는 라우팅 테이블을 저장하는 메모리부와; 상기 스위칭 수단의 D-버스 노드 수와 U-링크 노드 수의 합에 해당하는 수의 버퍼로 구성되어, 기록되는 IPC 프레임을 해당 버퍼에 저장하는 버퍼부와; 상기 직렬/병렬 변환기로부터 인가되는 IPC 프레임의 목적지 주소 정보와 상기 메모리부에 저장된 주소 정보를 비교하고 비교한 결과에 따라 상기 버퍼부의 해당 버퍼에 IPC 프레임을 기록하는 비교기와; 상기 D-버스 노드 또는 U-링크 노드의 버퍼에 저장된 IPC 프레임을 판독하는 버퍼 리드부와; 상기 버퍼 리드부로부터 인가되는 병렬 IPC 프레임을 직렬 IPC 프레임으로 변환하는 병렬/직렬 변환기를 포함하는 것을 특징으로 하는 IPC 프레임 스위칭 장치.The U-link node includes a serial / parallel converter for converting a serial IPC frame input through a U-link into a parallel IPC frame; A memory unit for storing a routing table indicating address information for the D-bus node and address information for the U-link node; A buffer unit configured of a buffer corresponding to the sum of the number of D-bus nodes and the number of U-link nodes of the switching means, and storing the recorded IPC frame in a corresponding buffer; A comparator for comparing the destination address information of the IPC frame applied from the serial / parallel converter with the address information stored in the memory unit and recording the IPC frame in a corresponding buffer of the buffer unit according to the comparison result; A buffer read section for reading an IPC frame stored in a buffer of the D-bus node or a U-link node; And a parallel / serial converter for converting a parallel IPC frame applied from the buffer read part into a serial IPC frame. IPC 시스템에서 하나의 스위칭 수단에 연결된 각 프로세서간에 D-버스를 경유하지 않고 IPC 프레임을 스위칭하는 IPC 프레임 스위칭 방법에 있어서,In the IPC frame switching method for switching the IPC frame between each processor connected to one switching means in the IPC system without passing through the D-bus, U-링크를 통해 송출된 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환하는 과정과; 상기 병렬 IPC 프레임의 목적지 주소 정보를 체크하여 해당 목적지 주소 정보와 일치하는 주소 정보에 대한 U-링크 노드로 출력되는 버퍼에 IPC 프레임을 기록하는 과정과; 상기 U-링크 노드에서 상기 버퍼에 기록된 병렬 IPC 프레임을 판독하여 직렬 IPC 프레임으로 변환한 후, U-링크를 통해 프로세서로 전송하는 과정을 포함하는 것을 특징으로 하는 IPC 프레임 스위칭 방법.Converting the serial IPC frame transmitted through the U-link into a parallel IPC frame; Checking the destination address information of the parallel IPC frame and writing an IPC frame to a buffer output to a U-link node for address information corresponding to the corresponding destination address information; And reading the parallel IPC frame recorded in the buffer by the U-link node, converting the parallel IPC frame into a serial IPC frame, and then transmitting the serial IPC frame to the processor through the U-link. IPC 시스템에서 서로 다른 스위칭 수단에 각각 연결된 프로세서간에 D-버스를 경유하여 IPC 프레임을 스위칭하는 IPC 프레임 스위칭 방법에 있어서,In the IPC frame switching method for switching the IPC frame via the D-bus between the processors respectively connected to different switching means in the IPC system, U-링크를 통해 송출된 직렬 IPC 프레임을 병렬 IPC 프레임으로 변환하는 과정과; 상기 병렬 IPC 프레임의 목적지 주소 정보를 체크하여 해당 목적지 주소 정보와 일치하는 주소 정보에 대한 D-버스 노드로 출력되는 버퍼에 IPC 프레임을 기록하는 과정과; 상기 D-버스 노드에서 상기 버퍼에 기록된 병렬 IPC 프레임을 판독하여 D-버스에서 사용하는 병렬 데이터 크기로 상기 병렬 IPC 프레임의 크기를 변환하는 과정과; 상기 변환한 병렬 IPC 프레임을 D-버스로 송출하는 과정과; D-버스에 송출된 병렬 IPC 프레임을 해당 스위칭 수단에서 사용하는 병렬 데이터 크기로 변환하는 과정과; 상기 변환한 병렬 IPC 프레임의 목적지 주소 정보를 체크하여 해당 목적지 주소 정보와 일치하는 주소 정보가 존재하면, 해당 주소 정보에 대한 U-링크 노드로 출력되는 버퍼에 IPC 프레임을 기록하는 과정과; 상기 U-링크 노드에서 상기 버퍼에 기록된 병렬 IPC 프레임을 판독하여 U-링크를 통해 프로세서로 전송하는 과정을 포함하는 것을 특징으로 하는 IPC 프레임 스위칭 방법.Converting the serial IPC frame transmitted through the U-link into a parallel IPC frame; Checking the destination address information of the parallel IPC frame and writing an IPC frame to a buffer outputted to a D-bus node for address information corresponding to the corresponding destination address information; Reading the parallel IPC frame recorded in the buffer by the D-bus node and converting the size of the parallel IPC frame into a parallel data size used in the D-bus; Transmitting the converted parallel IPC frame to a D-bus; Converting the parallel IPC frame sent to the D-bus into the parallel data size used by the corresponding switching means; Checking the destination address information of the converted parallel IPC frame and if there is address information that matches the destination address information, recording the IPC frame in a buffer output to the U-link node for the address information; And reading the parallel IPC frame recorded in the buffer from the U-link node and transmitting the parallel IPC frame to the processor through the U-link.
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