KR100381024B1 - Circuit for supporting Microprocessor Development System - Google Patents

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KR100381024B1
KR100381024B1 KR10-1999-0024785A KR19990024785A KR100381024B1 KR 100381024 B1 KR100381024 B1 KR 100381024B1 KR 19990024785 A KR19990024785 A KR 19990024785A KR 100381024 B1 KR100381024 B1 KR 100381024B1
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Abstract

본 발명은 별도의 에바-칩 없이 칩(MCU 또는 MPU) 내부에서 MDS 기능을 효율적으로 지원할 수 있는 지원 회로를 제공하기 위해 제1 및 제2 입/출력포트를 구비한 칩과 다수의 명령어를 저장하고 있는 외부의 명령어 저장 수단을 포함하는 마이크로프로세서 개발 시스템을 효율적으로 지원하기 위한 회로에 있어서, 제1 제어신호에 응답하여 상기 명령어 저장 수단을 읽기 위한 어드레스를 상기 제1 입/출력포트로 전달하는 제1 전달수단; 상기 칩의 제1 입/출력포트에 연결되며, 상기 제1 제어신호에 응답하여 상기 제1 입/출력포트를 통해 출력되는 상기 어드레스를 상기 명령어 저장 수단으로 전달하는 제2 전달수단; 상기 어드레스에 해당하는 상기 명령어 저장 수단에 저장된 명령어를 상기 제1 제어신호에 응답하여 상기 제2 입/출력포트로 전달하는 제3 전달수단; 상기 제2 입/출력포트에 연결되어 상기 제3 전달수단에 의해 전달된 상기 명령어를 래치하고, 명령어입력제어신호에 응답하여 상기 명령어를 상기 칩의 명령어 버스 라인으로 출력하는 제1 래치 수단; 상기 제2 전달수단이 인에이블되어 동작하는 동안 제2 제어신호에 응답하여 상기 칩으로 입력되는 입력데이터 및 상기 제1 입/출력포트로부터 출력되는 출력데이터를 래치하기 위한 제1 입출력 인터페이스 수단; 상기 제1 입/출력포트로부터 상기 입력데이터를 인가받아 래치하고, 데이터입력제어신호에 응답하여 상기 칩의 데이터 버스로 출력하는 제2 래치 수단; 상기 제3 전달수단이 인에이블되어 동작하는 동안 상기 제2 제어신호에 응답하여 상기 칩으로 입력되는 입력데이터 및 상기 제2 입/출력포트로부터 출력되는 출력데이터를 래치하기 위한 제2 입출력 인터페이스 수단; 상기 제2 입/출력포트로부터 상기 입력데이터를 인가받아 래치하고, 상기 데이터입력제어신호에 응답하여 상기 칩의 데이터 버스로 출력하는 제3 래치 수단; 데이터출력제어신호에 응답하여 상기 칩의 데이터 버스로부터의 출력데이터를 상기 제1 입/출력포트로 전달하는 제4 전달수단; 및 상기 데이터출력제어신호에 응답하여 상기 칩의 데이터 버스로부터의 출력데이터를 상기 제2 입/출력포트로 전달하는 제5 전달수단을 포함한다.The present invention stores a chip and a plurality of instructions having first and second input / output ports to provide a supporting circuit capable of efficiently supporting MDS functions within a chip (MCU or MPU) without a separate EVA chip. A circuit for efficiently supporting a microprocessor development system including an external instruction storage means, comprising: transmitting an address for reading the instruction storage means to the first input / output port in response to a first control signal First delivery means; Second transfer means connected to the first input / output port of the chip and transferring the address output through the first input / output port to the command storage means in response to the first control signal; Third transfer means for transferring a command stored in the command storage means corresponding to the address to the second input / output port in response to the first control signal; First latch means connected to the second input / output port to latch the command transmitted by the third transfer means, and output the command to a command bus line of the chip in response to a command input control signal; First input / output interface means for latching input data input to the chip and output data output from the first input / output port in response to a second control signal while the second transmission means is enabled and operated; Second latch means for receiving and latching the input data from the first input / output port and outputting the input data to the data bus of the chip in response to a data input control signal; Second input / output interface means for latching input data input to the chip and output data output from the second input / output port in response to the second control signal while the third transmission means is enabled and operated; Third latch means for receiving and latching the input data from the second input / output port and outputting the input data to the data bus of the chip in response to the data input control signal; Fourth transfer means for transferring output data from the data bus of the chip to the first input / output port in response to a data output control signal; And fifth transfer means for transferring output data from the data bus of the chip to the second input / output port in response to the data output control signal.

Description

마이크로프로세서 개발 시스템의 기능을 효율적으로 지원하기 위한 회로{Circuit for supporting Microprocessor Development System}Circuit for efficiently supporting the functions of the microprocessor development system {Circuit for supporting Microprocessor Development System}

본 발명은 반도체 칩 개발에 관련된 기술로서, 특히 마이크로컨트롤러(Microcontroller, 이하 MCU라 칭함) 또는 마이크로프로세서(Microprocessor, 이하 MPU라 칭함)를 이용한 하드웨어 및 관련 소프트웨어의 개발을 도와주는 마이크로프로세서 개발 시스템(Microprocessor Development System)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip development, and in particular, a microprocessor development system (Microprocessor) which helps to develop hardware and related software using a microcontroller (hereinafter referred to as MCU) or a microprocessor (hereinafter referred to as MPU). Development System).

최근 반도체 기술의 발전으로 초대규모집적회로(VLSI)의 집적도가 놀라울 정도로 향상되었다. 이로 인해 최근 들어 설계되는 대부분의 칩은 내부에 소정 크기 이상의 메모리, 특히 코드 롬(code ROM)을 포함한다.Recent advances in semiconductor technology have dramatically increased the integration of VLSIs. As a result, most of the recently designed chips include a predetermined size or more memory, in particular, a code ROM.

이와 같이 내부에 메모리를 구비한 MCU 또는 MPU를 지원하는 마이크로프로세서 개발 시스템(이하, MDS라 칭함)은 추가의 에바-칩(Eva-chip)을 필요로 한다.As such, a microprocessor development system (hereinafter, referred to as MDS) supporting an MCU or MPU having memory therein requires an additional Eva-chip.

일반적으로, 에바-칩이라 함은, MCU 내부의 코드 롬에 이식될 프로그램을 외부의 롬 또는 램으로부터 페치하는 기능을 수행하는 칩을 일컫는다.In general, the EVA chip refers to a chip that performs a function of fetching a program to be ported to a code ROM inside the MCU from an external ROM or RAM.

도 1a는 에바-칩을 구비한 종래의 MDS 지원 회로를 개념적으로 간단히 도시한 회로도이고, 도 1b는 상기 도 1a의 MDS 지원 회로를 위한 신호 다이어그램도이다.FIG. 1A is a circuit diagram schematically illustrating a conventional MDS support circuit having an Eva-chip, and FIG. 1B is a signal diagram for the MDS support circuit of FIG. 1A.

도면에서, 종래의 MDS 지원 회로는 칩의 입출력 핀 이외에 외부의 롬 또는 램(10)으로부터 MCU의 내부 롬에 저장할 코드를 페치하기 위한 n 비트의어드레스(ADD)와 p 비트의 명령어(Inst)를 출력 및 입력하기 위한 별도의 입출력 핀을 구비하고, 또한, 외부 제어를 위해 별도의 제어 신호(EA)를 필요로 한다.In the figure, the conventional MDS support circuit has an n-bit address ADD and a p-bit instruction Inst for fetching code to be stored in an internal ROM of the MCU from an external ROM or RAM 10 in addition to the input / output pins of the chip. It has a separate input and output pin for output and input, and also requires a separate control signal (EA) for external control.

도 1a 및 도 1b를 참조하면, 에바-칩(100)에서 어드레스 버스를 통해 n 번째의 어드레스(ADD(n))를 외부 롬 또는 램(10)으로 출력하고, 외부 롬 또는 램(10)은 제어신호(EA)에 응답하여 억세스 시간(tACC) 후에 어드레스(ADD(n))에 해당되는 p 비트의 명령어를 에바-칩(100)으로 출력한다. 그리고, 출력된 명령어는 다시 에바-칩(100) 내부의 제어신호(IO2Inst)에 동기 되어 MCU 내부의 명령어 버스(Inst)에 샘플된다.1A and 1B, the n-th address ADD (n) is output to the external ROM or the RAM 10 through the address bus in the EVA-chip 100, and the external ROM or the RAM 10 is In response to the control signal EA, the p-bit command corresponding to the address ADD (n) is output to the EVA chip 100 after the access time t ACC . The output command is again synchronized to the control signal IO2Inst in the EVA chip 100 and sampled on the instruction bus Inst in the MCU.

그러나, 상기와 같이 MDS 지원을 위한 별도의 에바-칩을 구비하는 종래의 경우에는 에바-칩 설계로 인한 개발 비용이 커지고, 개발 기간이 길어지는 문제가 있다. 따라서, 별도의 에바-칩 없이 칩(MCU 또는 MPU) 내에서 MDS 기능을 지원해 줄 수 있는 지원 회로가 필요하다.However, in the conventional case having a separate EVA chip for MDS support as described above, there is a problem in that the development cost is increased due to the EVA chip design and the development period is long. Therefore, there is a need for a support circuit capable of supporting MDS functions in a chip (MCU or MPU) without a separate EVA chip.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 별도의 에바-칩 없이 칩(MCU 또는 MPU) 내부에서 MDS 기능을 효율적으로 지원할 수 있는 지원 회로를 제공하는 데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a support circuit capable of efficiently supporting an MDS function in a chip (MCU or MPU) without a separate EVA chip.

도 1a는 에바-칩을 구비한 종래의 MDS 지원 회로를 개념적으로 간단히 도시한 회로도.1A is a circuit diagram schematically conceptually illustrating a conventional MDS support circuit with an Eva-chip.

도 1b는 상기 도 1a의 MDS 지원 회로를 위한 신호 다이어그램도.FIG. 1B is a signal diagram diagram for the MDS support circuit of FIG. 1A. FIG.

도 2는 본 발명에 따른 MDS 지원 회로를 개념적으로 간단히 도시한 일실시 회로도.2 is a schematic diagram schematically illustrating an MDS support circuit in accordance with the present invention.

도 3은 상기 도 2의 입출력 인터페이스부의 일실시 내부 회로도.3 is an internal circuit diagram of an input / output interface unit of FIG. 2.

도 4는 상기 도 2의 MDS 지원 회로를 위한 신호 다이어그램도.4 is a signal diagram diagram for the MDS support circuit of FIG.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

20 : 롬 또는 램20: rom or ram

21, 24, 25, 26, 30 31 : 삼중 버퍼21, 24, 25, 26, 30 31: triple buffer

22, 28 : 입출력 인터페이스부22, 28: input output interface

23, 27, 29, 30 : 플립플롭23, 27, 29, 30: flip flop

상기 목적을 달성하기 위한 본 발명은, 제1 및 제2 입/출력포트를 구비한 칩과 다수의 명령어를 저장하고 있는 외부의 명령어 저장 수단을 포함하는 마이크로프로세서 개발 시스템을 효율적으로 지원하기 위한 회로에 있어서, 제1 제어신호에 응답하여 상기 명령어 저장 수단을 읽기 위한 어드레스를 상기 제1 입/출력포트로 전달하는 제1 전달수단; 상기 칩의 제1 입/출력포트에 연결되며, 상기 제1 제어신호에 응답하여 상기 제1 입/출력포트를 통해 출력되는 상기 어드레스를 상기 명령어 저장 수단으로 전달하는 제2 전달수단; 상기 어드레스에 해당하는 상기 명령어 저장 수단에 저장된 명령어를 상기 제1 제어신호에 응답하여 상기 제2 입/출력포트로 전달하는 제3 전달수단; 상기 제2 입/출력포트에 연결되어 상기 제3 전달수단에 의해 전달된 상기 명령어를 래치하고, 명령어입력제어신호에 응답하여 상기 명령어를 상기 칩의 명령어 버스 라인으로 출력하는 제1 래치 수단; 상기 제2 전달수단이 인에이블되어 동작하는 동안 제2 제어신호에 응답하여 상기 칩으로 입력되는 입력데이터 및 상기 제1 입/출력포트로부터 출력되는 출력데이터를 래치하기 위한 제1 입출력 인터페이스 수단; 상기 제1 입/출력포트로부터 상기 입력데이터를 인가받아 래치하고, 데이터입력제어신호에 응답하여 상기 칩의 데이터 버스로 출력하는 제2 래치 수단; 상기 제3 전달수단이 인에이블되어 동작하는 동안 상기 제2 제어신호에 응답하여 상기 칩으로 입력되는 입력데이터 및 상기 제2 입/출력포트로부터 출력되는 출력데이터를 래치하기 위한 제2 입출력 인터페이스 수단; 상기 제2 입/출력포트로부터 상기 입력데이터를 인가받아 래치하고, 상기 데이터입력제어신호에 응답하여 상기 칩의 데이터 버스로 출력하는 제3 래치 수단; 데이터출력제어신호에 응답하여 상기 칩의 데이터 버스로부터의 출력데이터를 상기 제1 입/출력포트로 전달하는 제4 전달수단; 및 상기 데이터출력제어신호에 응답하여 상기 칩의 데이터 버스로부터의 출력데이터를 상기 제2 입/출력포트로 전달하는 제5 전달수단을 포함하여 이루어진다.The present invention for achieving the above object, the circuit for efficiently supporting a microprocessor development system including a chip having a first and second input / output port and an external instruction storage means for storing a plurality of instructions A first transmitting means for transmitting an address for reading the command storing means to the first input / output port in response to a first control signal; Second transfer means connected to the first input / output port of the chip and transferring the address output through the first input / output port to the command storage means in response to the first control signal; Third transfer means for transferring a command stored in the command storage means corresponding to the address to the second input / output port in response to the first control signal; First latch means connected to the second input / output port to latch the command transmitted by the third transfer means, and output the command to a command bus line of the chip in response to a command input control signal; First input / output interface means for latching input data input to the chip and output data output from the first input / output port in response to a second control signal while the second transmission means is enabled and operated; Second latch means for receiving and latching the input data from the first input / output port and outputting the input data to the data bus of the chip in response to a data input control signal; Second input / output interface means for latching input data input to the chip and output data output from the second input / output port in response to the second control signal while the third transmission means is enabled and operated; Third latch means for receiving and latching the input data from the second input / output port and outputting the input data to the data bus of the chip in response to the data input control signal; Fourth transfer means for transferring output data from the data bus of the chip to the first input / output port in response to a data output control signal; And fifth transfer means for transferring output data from the data bus of the chip to the second input / output port in response to the data output control signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

본 발명은 별도의 에바-칩 없이 MDS 기능을 지원하는 지원회로를 구현하기 위하여 칩의 입/출력포트를 시간적으로 나누어 분할 사용(timing multiplexing)함으로써 내부의 코드 메모리 어드레스 경로와 명령어 페치 경로로 사용한다.In order to implement a support circuit that supports MDS function without using an EVA chip, the present invention uses the chip's input / output ports as timing multiplexing to use internal code memory address paths and command fetch paths. .

도 2는 본 발명에 따른 MDS 지원 회로를 개념적으로 간단히 도시한 회로도로서, 칩(200)의 제1 및 제2 입/출력포트(I/01, I/O2)와, 제1 입/출력포트(I/O1)에 연결되며 n 비트 어드레스 버스(ADD)에 실린 외부 롬 또는 램(20)을 읽기 위한 어드레스를 제어신호(EA1)에 응답하여 출력하는 삼중 버퍼(21)와, 제1 입/출력포트(I/O1)로부터 입력되는 데이터를 데이터입력제어신호(IORd-EA2)에 응답하여 MCU 내부로 출력하는 플립플롭(23)과, 제1 입/출력포트(I/O1)에 연결되며 MCU에서 외부로 출력하고자하는 n 비트 데이터를 데이터출력제어신호(IOWr-EA1)에 응답하여 출력하는 삼중 버퍼(24)와, 제어신호(EA1)에 응답하여 제1 입/출력포트(I/O1)로부터 출력되는 어드레스를 롬 또는 램(20)으로 출력하는 삼중 버퍼(25)와, 제어신호(EA1)에 응답하여 제1 입/출력포트(I/O1)로부터 출력되는 어드레스에 해당하는 롬 또는 램(20)의 p비트 데이터(DO)를 제2 입/출력포트(I/O2)로 출력하는 삼중 버퍼(26)와, 제2 입/출력포트(I/O2)를 통해 입력되는 롬 또는 램(20)의 p 비트 데이터(DO)를 명령어입력제어신호(IO2Inst)에 응답하여 MCU의 p 비트 명령어 버스(Inst)로 출력하는 플립플롭(27)과, 제2 입/출력포트(I/O2)를 통해 입력되는 데이터를 데이터입력제어신호(IORd-EA2)에 응답하여 MCU 내부로 출력하는 플립플롭(29)과, 제2 입/출력포트(I/O2)에 연결되며 데이터출력제어신호(IOWr-EA1)에 응답하여 MCU에서 외부로 출력하고자하는 n 비트 데이터(OUT)를 제2 입/출력포트(I/O2)로 출력하는 삼중 버퍼(30)와, 제어신호(EA1)에 의해 외부 롬 또는 램(20)으로부터 명령어를 페치하는 동안에 제어신호(EA2)에 응답하여 입력 데이터(DI)를 래치하였다가 제1 입/출력포트(I/O1)로 출력하거나 제1 입/출력포트(I/O1)로부터 외부로 출력하고자하는 출력 데이터를 래치한 후 출력하기 위한 입출력 인터페이스부(22)와, 제어신호(EA2)에 응답하여 입력 데이터(DI)를 래치하였다가 제2 입/출력포트(I/O2)로 출력하거나 제2 입/출력포트(I/O2)로부터 외부로 출력하고자하는 출력 데이터를 래치한 후 출력하기 위한 입출력 인터페이스부(28)로 이루어진다.FIG. 2 is a circuit diagram schematically showing an MDS support circuit according to the present invention, wherein the first and second input / output ports I / 01 and I / O2 and the first input / output port of the chip 200 are illustrated. A triple buffer 21 connected to (I / O1) and outputting an address for reading the external ROM or RAM 20 loaded on the n-bit address bus ADD in response to the control signal EA1, and a first input / output signal; It is connected to the flip-flop 23 for outputting the data input from the output port (I / O1) to the MCU in response to the data input control signal (IORd-EA2), and the first input / output port (I / O1) Triple buffer 24 for outputting n-bit data to be externally output from MCU in response to data output control signal IOWr-EA1, and first input / output port I / O1 in response to control signal EA1. Triple buffer 25 for outputting the address outputted from) to the ROM or RAM 20 and the address outputted from the first input / output port I / O1 in response to the control signal EA1. The triple buffer 26 outputs the p-bit data DO of the corresponding ROM or RAM 20 to the second input / output port I / O2, and the second input / output port I / O2. A flip-flop 27 for outputting the p-bit data DO of the input ROM or RAM 20 to the p-bit command bus Inst of the MCU in response to the command input control signal IO2Inst, and a second input / output Is connected to the flip-flop 29 and the second input / output port (I / O2) for outputting data input through the port (I / O2) to the MCU in response to the data input control signal (IORd-EA2) In response to the data output control signal IOWr-EA1, the triple buffer 30 outputting n-bit data OUT to be externally output from the MCU to the second input / output port I / O2, and a control signal ( While the command is fetched from the external ROM or RAM 20 by EA1, the input data DI is latched in response to the control signal EA2 and output to the first input / output port I / O1 or I / O gun The input / output interface 22 for latching and outputting the output data to be output from the (I / O1) to the outside, and the input data DI in response to the control signal EA2 An input / output interface 28 for outputting the output data to the port I / O2 or to the outside from the second input / output port I / O2 is latched and output.

특히, 입출력 인터페이스부(22, 28)의 내부 일실시 회로는 도 3에 구체적으로 도시되어 있다.In particular, one internal circuit of the input / output interface units 22 and 28 is specifically illustrated in FIG. 3.

도 3은 상기 도 2의 입출력 인터페이스부(22, 28)의 일실시 내부 회로도이다.도면에서, 입출력 인터페이스부(22, 28)는 제어신호(EA1)에 의해 외부 롬 또는 램(20)으로부터 명령어를 페치하는 동안 제어신호(EA2)가 "로우"로 디스에이블되어 MCU의 입력 신호(DI)를 래치하고, 제1 및 제2 입/출력포트(I/O1, I/O2)로부터 외부로 출력하고자하는 MCU의 출력 신호를 래치한다.FIG. 3 is an exemplary internal circuit diagram of the input / output interface units 22 and 28 of FIG. 2. In the drawing, the input / output interface units 22 and 28 are commanded from an external ROM or RAM 20 by a control signal EA1. While fetching the control signal (EA2) is "low" is disabled to latch the input signal (DI) of the MCU, the output from the first and second input / output ports (I / O1, I / O2) to the outside Latch the output signal of the desired MCU.

구체적으로, 입출력 인터페이스부(22, 28)는 각각, 제1 및 제2 입/출력포트(I/O1, I/O2)로부터의 MCU 출력 신호를 데이터 입력단(D)으로 인가받으며 제어신호(-EA2)를 인에이블단(EN)으로 인가받도록 구성된 플립플롭(30)과, 제어신호(-EA2)에 응답하여 MCU 입력 신호(DI)를 각각의 제1 및 제2 입/출력포트(I/O1, I/O2)로 전달하는 삼중버퍼(31)로 이루어진다.In detail, the input / output interface units 22 and 28 receive MCU output signals from the first and second input / output ports I / O1 and I / O2 to the data input terminal D, respectively, and control signals (−). The flip-flop 30 configured to receive EA2 to the enable end EN, and the MCU input signal DI in response to the control signal -EA2, respectively, receive the first and second input / output ports I / I. It consists of a triple buffer 31 that delivers to O1, I / O2).

여기서, 신호 앞의 "-" 표시는 해당 신호의 엑티브 레벨을 의미한다. 즉, -EA2는 EA2가 "로우"레벨에서 엑티브 상태됨을 나타낸다.Here, the "-" mark in front of the signal means the active level of the corresponding signal. That is, -EA2 indicates that EA2 is active at the "low" level.

도 4는 상기 도 2의 MDS 지원 회로를 위한 신호 다이어그램도이다.4 is a signal diagram diagram for the MDS support circuit of FIG. 2.

도 4를 참조하여, 상기 도 3의 회로 동작을 설명한다.Referring to FIG. 4, the circuit operation of FIG. 3 will be described.

본 발명의 지원회로는 제어신호(EA1)에 따라 n 비트의 어드레스 버스(ADD)와 p 비트의 명령어 버스(Inst)가 기존의 입출력핀(I/O)을 시간적으로 분할 사용한다. 즉, 제어신호(EA1)가 "하이"로 인에이블되었을 때 MDS 기능을 지원하기 위한 MDS 관련 신호가 입/출력 핀을 통해 입력 및 출력되고, "로우"로 디스에이블되었을 때 MCU의 입출력 관련 신호가 입/출력 핀을 통해 입력 및 출력된다.In the support circuit of the present invention, the n-bit address bus ADD and the p-bit command bus Inst divide the existing input / output pin I / O in time according to the control signal EA1. That is, when the control signal EA1 is "high", the MDS related signal for supporting the MDS function is input and output through the input / output pin, and when the "low" is disabled, the I / O related signal of the MCU Are input and output via the input / output pins.

다시말해, 도 4의 신호 다이어그램도에 도시된 바와 같이 제어신호(EA1)가 "하이"로 인에이블되면, 외부 롬 또는 램(20)을 읽기 위한 n 비트 어드레스(도 4에서 ADD(n))가 삼중 버퍼(21)를 통해 제1 입/출력포트(I/O1)로 출력되고, 제1 입/출력포트(I/O1)를 통해 출력되는 n비트 어드레스(ADD(n))는 삼중버퍼(25)를 통해 외부 롬 또는 램(20)으로 보내진다. 이때, 입출력 인터페이스부(22)는 제어신호(EA1)보다 셋업시간(tSETUP)만큼 먼저 인에이블되는 제어신호(EA2)에 의해 MCU의 입력 신호(DI)를 플립플롭(30)에 래치함으로써 제1 입/출력포트(I/O1)에서의 데이터 충돌은 발생하지 않는다. 계속해서, 외부 롬 또는 램(20)으로 입력된 n비트 어드레스(ADD(n))에 해당하는 롬 또는 램(20)에 저장된 데이터는 삼중버퍼(26), 제2 입/출력포트(I/O2)를 거쳐 플립플롭(27)의 입력단으로 보내지고 그 순간 "하이"로 인에이블되는 명령어입력제어신호(IO2Inst)에 의해 제2 입/출력포트(I/O2)를 통해 입력되는 데이터가 데이터 억세스시간(tACC) 후에 p 비트의 명령어 버스(Inst)로 보내진다. 이때, 입출력 인터페이스부(28)에서 제어신호(-EA2)에 응답하여 MCU의 입출력 신호를 래치함으로써 제2 입/출력포트(I/O1)에서의 데이터 충돌은 발생하지 않는다. 이때, 제어신호(EA2)는 상기 제어신호(EA1)가 "하이"로 인에이블되는 시점에서 소정 크기의 셋업 시간(tSETUP)을 유지하면서 인에이블되고, 상기 제어신호(EA1)가 "로우"로 디스에이블되는 시점에서 소정 크기의 홀드 시간(tHOLD)을 유지하면서 디스에이블된다.In other words, when the control signal EA1 is " high " as shown in the signal diagram of FIG. 4, an n bit address (ADD (n) in FIG. 4) for reading the external ROM or RAM 20 is shown. Is output to the first input / output port I / O1 through the triple buffer 21, and the n-bit address ADD (n) output through the first input / output port I / O1 is the triple buffer. Via 25 is sent to external ROM or RAM 20. At this time, the input / output interface 22 latches the MCU input signal DI to the flip-flop 30 by the control signal EA2 enabled before the control signal EA1 by the setup time t SETUP . 1 No data collision occurs at the input / output port (I / O1). Subsequently, data stored in the ROM or RAM 20 corresponding to the n-bit address ADD (n) input to the external ROM or RAM 20 is stored in the triple buffer 26 and the second input / output port I /. Data input through the second input / output port (I / O2) by the command input control signal (IO2Inst) sent to the input terminal of the flip-flop 27 via O2) and enabled "high" at the moment. After the access time t ACC is sent to the p-bit instruction bus Inst. At this time, the data input at the second input / output port I / O1 is not generated by latching the input / output signal of the MCU in response to the control signal −EA2 at the input / output interface 28. At this time, the control signal EA2 is enabled while maintaining the setup time t SETUP of a predetermined magnitude when the control signal EA1 is enabled as "high", and the control signal EA1 is "low". It is disabled while maintaining a hold time t HOLD of a predetermined size at the time when the low is disabled.

계속해서, 도 4의 신호 다이어그램도에 도시된 바와 같이 제어신호(EA1)가 "로우"로 디스에이블되면, MCU의 입출력 관련 신호가 입/출력 핀을 통해 입력 및 출력된다. 일단, "로우"의 제어신호(EA1)에 의해 삼중 버퍼(21, 25, 26)가 오프되어 MDS 기능을 지원하기 위한 MDS 관련 신호들의 전달 경로가 차단되고, "로우"의 제어신호(EA2) 및 "하이"의 데이터입력제어신호(IORd-EA2)에 응답하여 입출력 인터페이스부(22, 28), 플립플롭(23, 29)을 통하여 외부로부터 입력되는 데이터(DI)가MCU 칩 내부의 데이터버스(IN)로 입력되거나, "로우"의 제어신호(EA2) 및 "하이"의 데이터출력제어신호(IOWr-EA1)에 응답하여 삼중버퍼(24, 30), 입출력 인터페이스부(22, 28)를 통하여 MCU에서 외부로 출력하고자하는 n 비트 데이터(OUT)가 외부로 출력된다.Subsequently, when the control signal EA1 is "low" as shown in the signal diagram of FIG. 4, input / output signals of the MCU are input and output through the input / output pins. First, the triple buffers 21, 25, and 26 are turned off by the control signal EA1 of "low" to block the transmission path of the MDS-related signals for supporting the MDS function, and the control signal EA2 of the "low". And data DI input from the outside through the input / output interface units 22 and 28 and the flip-flops 23 and 29 in response to the "high" data input control signal IORd-EA2. The triple buffers 24 and 30 and the input / output interface units 22 and 28 are inputted in (IN) or in response to the "low" control signal EA2 and the "high" data output control signal IOWr-EA1. Through n-bit data (OUT) to be output from the MCU to the outside is output to the outside.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은, 기존 입/출력포트를 타이밍 멀티플렉싱(timing multiplexing)으로 사용하여 MDS를 지원하는 지원회로를 구성함으로써 별도의 에바-칩 없이 MDS의 기능을 효율적으로 지원하는 효과가 있다.The present invention made as described above has an effect of efficiently supporting the function of the MDS without a separate EVA chip by configuring a support circuit that supports the MDS using the existing input / output ports as timing multiplexing.

Claims (6)

제1 및 제2 입/출력포트를 구비한 칩과 다수의 명령어를 저장하고 있는 외부의 명령어 저장 수단을 포함하는 마이크로프로세서 개발 시스템을 효율적으로 지원하기 위한 회로에 있어서,A circuit for efficiently supporting a microprocessor development system comprising a chip having first and second input / output ports and an external instruction storage means for storing a plurality of instructions, 제1 제어신호에 응답하여 상기 명령어 저장 수단을 읽기 위한 어드레스를 상기 제1 입/출력포트로 전달하기 위한 제1 전달수단;First transfer means for transferring an address for reading the command storage means to the first input / output port in response to a first control signal; 상기 칩의 제1 입/출력포트에 연결되며, 상기 제1 제어신호에 응답하여 상기 제1 입/출력포트를 통해 출력되는 상기 어드레스를 상기 명령어 저장 수단으로 전달하기 위한 제2 전달수단;Second transfer means connected to the first input / output port of the chip, and configured to transfer the address output through the first input / output port to the command storage means in response to the first control signal; 상기 어드레스에 해당하는 상기 명령어 저장 수단에 저장된 명령어를 상기 제1 제어신호에 응답하여 상기 제2 입/출력포트로 전달하기 위한 제3 전달수단;Third transfer means for transferring a command stored in the command storage means corresponding to the address to the second input / output port in response to the first control signal; 상기 제2 입/출력포트에 연결되어 상기 제3 전달수단에 의해 전달된 상기 명령어를 래치하고, 명령어입력제어신호에 응답하여 상기 명령어를 상기 칩의 명령어 버스 라인으로 출력하기 위한 제1 래치 수단;First latch means connected to the second input / output port for latching the command transmitted by the third transfer means, and outputting the command to the command bus line of the chip in response to a command input control signal; 상기 제2 전달수단이 인에이블되어 동작하는 동안 제2 제어신호에 응답하여 상기 칩으로 입력되는 입력데이터 및 상기 제1 입/출력포트로부터 출력되는 출력데이터를 래치하기 위한 제1 입출력 인터페이스 수단;First input / output interface means for latching input data input to the chip and output data output from the first input / output port in response to a second control signal while the second transmission means is enabled and operated; 상기 제1 입/출력포트로부터 상기 입력데이터를 인가받아 래치하고, 데이터입력제어신호에 응답하여 상기 칩의 데이터 버스로 출력하기 위한 제2 래치 수단;Second latch means for receiving and latching the input data from the first input / output port and outputting the input data to the data bus of the chip in response to a data input control signal; 상기 제3 전달수단이 인에이블되어 동작하는 동안 상기 제2 제어신호에 응답하여 상기 칩으로 입력되는 입력데이터 및 상기 제2 입/출력포트로부터 출력되는 출력데이터를 래치하기 위한 제2 입출력 인터페이스 수단;Second input / output interface means for latching input data input to the chip and output data output from the second input / output port in response to the second control signal while the third transmission means is enabled and operated; 상기 제2 입/출력포트로부터 상기 입력데이터를 인가받아 래치하고, 상기 데이터입력제어신호에 응답하여 상기 칩의 데이터 버스로 출력하기 위한 제3 래치 수단;Third latch means for receiving and latching the input data from the second input / output port and outputting the input data to the data bus of the chip in response to the data input control signal; 데이터출력제어신호에 응답하여 상기 칩의 데이터 버스로부터의 출력데이터를 상기 제1 입/출력포트로 전달하기 위한 제4 전달수단; 및Fourth transfer means for transferring output data from the data bus of the chip to the first input / output port in response to a data output control signal; And 상기 데이터출력제어신호에 응답하여 상기 칩의 데이터 버스로부터의 출력데이터를 상기 제2 입/출력포트로 전달하기 위한 제5 전달수단Fifth transfer means for transferring output data from the data bus of the chip to the second input / output port in response to the data output control signal 을 포함하여 이루어지는, 마이크로프로세서 개발 시스템을 지원하는 회로.Containing, circuitry for supporting the microprocessor development system. 제 1 항에 있어서, 상기 제2 제어신호는,The method of claim 1, wherein the second control signal, 상기 제1 제어신호가 인에이블되는 시점보다 소정 크기의 셋업 시간만큼 먼저 인에이블되고, 상기 제1 제어신호가 디스에이블되는 시점보다 소정 크기의 홀드 시간 후에 디스에이블되는 것을 특징으로 하는, 마이크로프로세서 개발 시스템을 지원하는 회로.Development of a microprocessor, characterized in that enabled by a set time of a predetermined size before the time when the first control signal is enabled, and disabled after a hold time of a predetermined size than the time when the first control signal is disabled Circuit that supports the system. 제 1 항에 있어서, 상기 명령어입력제어신호는,The method of claim 1, wherein the command input control signal, 상기 제1 제어신호가 인에이블된 후 소정의 억세스 시간 후에 인에이블되는 것을 특징으로 하는, 마이크로프로세서 개발 시스템을 지원하는 회로.And enable after a predetermined access time after said first control signal is enabled. 제 1 항에 있어서, 상기 제1 내지 제5 전달 수단은 각각,The method of claim 1, wherein the first to fifth delivery means, respectively 삼중 버퍼를 구비하는 것을 특징으로 하는, 마이크로프로세서 개발 시스템을 지원하는 회로.A circuit for supporting a microprocessor development system, comprising a triple buffer. 제 1 항에 있어서, 상기 제1 입출력 인터페이스 수단은,The method of claim 1, wherein the first input output interface means, 데이터 입력단이 상기 제1 입/출력포트에 연결되고, 인에이블단으로 상기 제2 제어신호를 인가받아 상기 제2 제어신호에 응답하여 상기 제1 입/출력포트로부터 출력되는 출력 데이터를 외부로 내보내기 위한 플립플롭; 및A data input terminal is connected to the first input / output port, and receives the second control signal through an enable terminal to export output data output from the first input / output port to the outside in response to the second control signal. Flip-flops for; And 상기 제2 제어신호에 응답하여 상기 칩으로 입력되는 입력데이터를 상기 제1 입/출력포트로 전달하기 위한 제6 전달 수단Sixth transfer means for transferring input data input to the chip to the first input / output port in response to the second control signal; 을 포함하여 이루어지는, 마이크로프로세서 개발 시스템을 지원하는 회로.Containing, circuitry for supporting the microprocessor development system. 제 1 항에 있어서, 상기 제2 입출력 인터페이스 수단은,The method of claim 1, wherein the second input and output interface means, 데이터 입력단이 상기 제2 입/출력포트에 연결되고, 인에이블단으로 상기 제2 제어신호를 인가받아 상기 제2 제어신호에 응답하여 상기 제2 입/출력포트로부터 출력되는 출력 데이터를 외부로 내보내기 위한 플립플롭; 및A data input terminal is connected to the second input / output port, and receives the second control signal through an enable terminal to export output data output from the second input / output port to the outside in response to the second control signal. Flip-flops for; And 상기 제2 제어신호에 응답하여 상기 칩으로 입력되는 입력데이터를 상기 제2 입/출력포트로 전달하기 위한 제6 전달 수단Sixth transfer means for transferring input data input to the chip to the second input / output port in response to the second control signal; 을 포함하여 이루어지는, 마이크로프로세서 개발 시스템을 지원하는 회로.Containing, circuitry for supporting the microprocessor development system.
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