KR100379563B1 - Semiconductor Wafer Working Process Using Plasma Etching Methode - Google Patents
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Abstract
본 발명은 웨이퍼를 가공함에 있어, 상기 웨이퍼의 전면에 절단되기 위한 칩단위로 매스킹을 한 후 플라즈마 에칭하여 매스킹 이외의 부분을 제거함으로써 손쉽게 웨이퍼를 칩단위로 가공할 수 있도록 한 플라즈마 에칭법을 이용한 반도체 웨이퍼 가공법을 제공한다.In the present invention, in the processing of the wafer, the plasma etching method allows the wafer to be easily processed by the chip by masking by chip unit for cutting the entire surface of the wafer and then plasma etching to remove portions other than masking. It provides a semiconductor wafer processing method using.
본 발명은 웨이퍼를 연삭하여 칩단위로 절단하는 반도체 웨이퍼 가공법에 있어서,In the present invention, a semiconductor wafer processing method for grinding a wafer and cutting it chip by chip,
상기 연삭된 웨이퍼의 연삭면 전체에 마스크층을 형성시키는 단계와,Forming a mask layer on the entire grinding surface of the ground wafer,
상기 마스크 층을 소망하는 칩의 크기대로 구획하고 그 경계선을 에칭하여 제거함으로써 칩의 크기와 동일하게 각각 독립된 아이솔레이션 마스크층을 형성하는 단계와,Partitioning the mask layer to the desired size of the chip and etching the boundary to form an independent isolation mask layer equal to the size of the chip;
상기 아이솔레이션 마스크층이 형성된 웨이퍼를 플라즈마 에칭하여, 상기 마스크와 경계선에 해당하는 웨이퍼를 제거하는 단계를 포함하는 것을 특징으로 하는 플라즈마 에칭법을 이용한 반도체 웨이퍼 가공법을 제공한다.Plasma etching the wafer on which the isolation mask layer is formed, and removing the wafer corresponding to the mask and the boundary line provides a semiconductor wafer processing method using a plasma etching method.
Description
본 발명은 반도체 웨이퍼 가공에 관한 것으로서, 보다 상세하게는 웨이퍼 면을 가공할 때 기계적으로 연삭하지 않고 플라즈마 에칭으로 가공할 수 있도록 한 플라즈마 에칭법을 이용한 반도체 웨이퍼 가공법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor wafer processing, and more particularly, to a semiconductor wafer processing method using plasma etching, which enables processing by plasma etching without mechanically grinding the wafer surface.
FAB(fabrication)공정에서 제조된 웨이퍼는 마더보드 등에 실장되기 위하여패키징 공정을 거친다. 웨이퍼 한 장에는 동일한 전기회로가 인쇄된 칩이 수십 개에서 혹은 수백 개까지 놓일 수 있다. 그러나 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달할 수 없고, 미세한 회로를 담고 있기 때문에 외부의 충격에 쉽게 손상될 수 있다. 이런 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디게끔 밀봉 포장해주어 비로소 실생활에서 사용할 수 있게 물리적인 기능과 형상을 갖게 해주는 것이 패키징의 역할로서, 즉, 칩을 최종 제품화하는 공정이라고 할 수 있다.Wafers manufactured in a FAB process are packaged to be mounted on a motherboard. A wafer can contain dozens or even hundreds of chips printed with the same electrical circuit. However, the chip itself cannot receive electric signals from external sources, and because it contains minute circuits, it can be easily damaged by external shocks. It is the packaging process that makes electrical connections to these chips and seals them to withstand external shocks so that they have physical functions and shapes that can be used in real life. have.
이러한 패키징 공정에서 가장 초기에 행하는 것이 웨이퍼를 가공하는 공정이다. 제조된 웨이퍼는 소정의 두께를 갖고 있는 바 최근에는 웨이퍼의 두께를 3~4 mil까지 갈아내는 연삭공정이 가능한 추세이다.The earliest thing to do in such a packaging process is a process of processing a wafer. Since the manufactured wafer has a predetermined thickness, in recent years, a grinding process of changing the thickness of the wafer to 3 to 4 mils is possible.
이와 같은 공정은 통상 백 그라인딩(Back Grinding:이하 B/G)이라 하는 바 사포와 같은 연마기로 최대한 얇게 갈아낸다.Such a process is usually grinded as thin as possible with a sandpaper, such as sandpaper, called back grinding (hereinafter referred to as B / G).
상기 B/G 공정이 끝난 후에는 소잉(sawing)공정에서 원판형의 웨이퍼를 칩단위로 절단한다.After the B / G process is finished, the disk-shaped wafer is cut into chips in a sawing process.
상술한 과정을 좀더 자세히 설명하면, FAB공정이 완료된 웨이퍼는 패키지 공정으로 진행되는바, 이 상태의 웨이퍼는 통상 25mil 내지 30mil의 두께를 가지고 있다. 이와 같은 웨이퍼를 패키지화하기 위해서는 약 10mil정도로 연삭을 하고 개별 칩단위로 사용하기 위해서 소잉공정에서 절단한다.In more detail, the FAB process is completed, the wafer is processed in a package process, the wafer in this state is usually 25mil to 30mil thickness. In order to package such wafers, grinding is performed to about 10 mils and cut in a sawing process for use in individual chip units.
이와 같이 웨이퍼를 기계적으로 절단하게 되면, 절단된 면의 신뢰성이 떨어지므로 이를 보완하기 위해 화학재를 사용하여 다시 화학처리하는 공정이 추가되고이로 인해 기계적인 공정과 화학 공정이 번갈아 이루어져야 하는 불편한 시스템이 반복되고 있는 실정이다.When the wafer is mechanically cut in this way, the reliability of the cut surface is inferior. Therefore, a process of reprocessing with chemical materials is added to compensate for this, which causes an inconvenient system in which the mechanical process and the chemical process must be alternated. It is being repeated.
웨이퍼가 종래와 같이 10mil 이상일 경우에는 종래 소잉공정을 사용하더라도 그 불량율이 현저하지는 않았으나, 최근 기술발전에 힘입어 웨이퍼의 두께를 약 2mil 내지 4mil까지 갈아낼수 있게 되었고, 이러한 초박형 웨이퍼를 기계적으로 블레이드로 절단하게 되면 충격에 의해 웨이퍼 에지가 손상되거나 칩에 크랙이 발생하는 확률이 현저히 높아지게 된다.If the wafer is more than 10 mils as in the past, the defect rate was not remarkable even when using a conventional sawing process. However, thanks to recent technological developments, the thickness of the wafer can be changed to about 2 mils to 4 mils. The cutting significantly increases the probability of damage to the wafer edges or cracks in the chip due to impact.
또한 상기와 같은 초박형의 웨이퍼는 백 그라인딩한 후 상기 웨이퍼는 면적은 넓은 데 비해 그 두께가 미세하여 상당한 플렉시블 특성을 지니고 있어 다음 공정으로 진행하기 위한 운반이 용이하지 않으며 운반과정에서 웨이퍼에 손상이 가는 경우가 많다.In addition, after the ultra-thin wafer is back-grinded, the wafer has a large area but a small thickness, and has a considerable flexibility, so that it is not easy to transport to the next process, and the wafer is damaged during the transport process. There are many cases.
상술한 일련의 문제점으로 인해 고가의 웨이퍼를 제품으로 활용하지 못하고 낭비하게 되어 생산성 및 비용에 막대한 문제점이 발생한다.Due to the above-described series of problems, expensive wafers cannot be utilized as products, resulting in enormous problems in productivity and cost.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로서, 웨이퍼를 가공함에 있어, 상기 웨이퍼의 전면에 절단되기 위한 칩단위로 마스크층을 형성한 후 플라즈마 에칭으로 마스크층과 웨이퍼 경계선부를 제거함으로써 손쉽게 웨이퍼를 칩단위로 가공할 수 있도록 한 플라즈마 에칭법을 이용한 반도체 웨이퍼 가공법을 제공하는 것을 그 목적으로 한다.The present invention has been made to solve the above-described problems of the prior art, in processing a wafer, after forming a mask layer in units of chips for cutting the entire surface of the wafer, the mask layer and the wafer boundary portion by plasma etching It is an object of the present invention to provide a semiconductor wafer processing method using a plasma etching method in which the wafer can be easily processed in units of chips by removing the wafer.
도 1a에서 도 1f는 본 발명에 의한 플라즈마 에칭법을 이용한 반도체 웨이퍼 가공법의 일실시예를 단계별로 도시한 단면도.1A to 1F are cross-sectional views showing one embodiment of a semiconductor wafer processing method using a plasma etching method according to the present invention.
도 2 는 본 발명에 관련된 아이솔레이션 스텐실의 일실시예를 도시한 사시도.Figure 2 is a perspective view showing one embodiment of an isolation stencil according to the present invention.
** 도면의 주요 부분에 대한 부호의 설명 **** Description of symbols for the main parts of the drawing **
1: 웨이퍼 2: 웨이퍼 보호용 테이프1: wafer 2: wafer protection tape
4: 아이솔레이션 마스크층 12: 플라즈마4: isolation mask layer 12: plasma
20: 아이솔레이션 스텐실20: isolation stencil
상기 목적을 달성하기 위하여 본 발명은 웨이퍼를 연삭하여 칩단위로 절단하는 반도체 웨이퍼 가공법에 있어서,In order to achieve the above object, the present invention provides a semiconductor wafer processing method for cutting a wafer by grinding the chip,
상기 웨이퍼의 표면 또는 배면에 마스크층을 형성시키는 단계와,Forming a mask layer on the surface or back of the wafer;
상기 마스크층을 소망하는 칩의 크기대로 구획하고 칩과 칩사이의 경계부를 에칭하여 제거함으로써 칩의 크기와 동일하게 각각 독립된 아이솔레이션 마스크층을 형성하는 단계와,Partitioning the mask layer to the desired chip size and etching and removing the boundary between the chip and the chip to form independent isolation mask layers equal to the size of the chip,
상기 아이솔레이션 마스크층이 형성된 웨이퍼를 플라즈마 에칭하여, 상기 마스크와 경계선에 해당하는 웨이퍼를 제거하는 단계를 포함하는 것을 특징으로 하는 플라즈마 에칭법을 이용한 반도체 웨이퍼 가공법을 제공한다.Plasma etching the wafer on which the isolation mask layer is formed, and removing the wafer corresponding to the mask and the boundary line provides a semiconductor wafer processing method using a plasma etching method.
상기 아이솔레이션 마스크층은 SiO2산화막인 것을 특징으로 한다.The isolation mask layer is characterized in that the SiO 2 oxide film.
본 발명의 구성에 대하여 첨부한 도면을 참고하면서 보다 상세하게 설명한다.The structure of this invention is demonstrated in detail, referring an accompanying drawing.
도 1a~도 1e는 본 발명에 의한 플라즈마 에칭법을 이용한 반도체 웨이퍼 가공법의 바람직한 일실시예의 단면을 도시하였다.1A to 1E illustrate a cross section of a preferred embodiment of a semiconductor wafer processing method using the plasma etching method according to the present invention.
도 1a는 본 발명에 관련된 웨이퍼(1)를 도시한 단면도이다.1A is a cross-sectional view showing a wafer 1 according to the present invention.
상기 웨이퍼(1)는 통상 원형의 형태로 제조되며 FAB공정에서 내부에 집적회로가 형성된 후의 상태이다. 또한 본래 일정한 두께, 일례로 25mil 내지 30mil 등의 두께를 지니고 있어서 이를 패키지화 하기 위해서는 소정의 연삭공정 즉, 뒷면을 갈아내는 백 그라인딩 과정이 필요하다.The wafer 1 is usually manufactured in a circular shape and is in a state after an integrated circuit is formed in the FAB process. In addition, the original has a constant thickness, for example, 25 mil to 30 mil, so that to package it requires a predetermined grinding process, that is, the back grinding process to grind the back.
도 1b는 상기 백 그라인딩 공정을 위하여 웨이퍼 전면 보호용 테이프(2)를 라미네이팅한 상태를 도시한 단면이다.FIG. 1B is a cross-sectional view showing a state in which a wafer front protective tape 2 is laminated for the back grinding process.
상기 테이프(2)는 웨이퍼(1)의 전면을 보호하기 위하여 부착되는 것으로서, 연삭공정에서 웨이퍼(1)의 뒷면을 갈아내는 동안 웨이퍼(1) 전면의 손상을 방지하고 이물질에 의해 오염되는 것을 방지한다.The tape 2 is attached to protect the front surface of the wafer 1, and prevents damage to the front surface of the wafer 1 and prevents contamination by foreign matter during the grinding of the back surface of the wafer 1 in the grinding process. do.
상기와 같이 웨이퍼 전면 보호용 테이프(2)가 부착된 후 연삭공정을 실시하는바, 통상 요구치, 예를 들어 3mil 내지 7mil 등으로 초박형화시킨다. 이렇게 웨이퍼를 갈아내면 웨이퍼(1)는 상당히 플렉시블한 특성을 지니게 된다.The grinding process is performed after the tape for protecting the wafer front surface 2 is attached as described above, and the thickness is generally reduced to the required value, for example, 3 mil to 7 mil. In this way, the wafer 1 has a very flexible characteristic.
도 1c는 상기 연삭공정이 완료된 웨이퍼에 아이솔레이션 마스킹(Isolation masking)을 하는 단계이다.FIG. 1C is a step of Isolation masking the wafer in which the grinding process is completed.
상기 아이솔레이션 마스킹은 마스킹하고자하는 물질을 도포한 후 에칭할 수 있으며, 바람직하게는 후에 기술하는 바와 같이 아이솔레이션 스텐실(도 2 참조)을 제조하여 상기 웨이퍼에 적치시키는 것만으로도 가능하다.The isolation masking may be etched after applying the material to be masked, preferably by simply preparing an isolation stencil (see FIG. 2) and depositing it onto the wafer as described later.
상기 아이솔레이션 마스킹단계에서는 아이솔레이션 마스크(4)를 형성할 때 웨이퍼(1)가 칩 단위로 절단되기 위한 스크라이브 경계부(4a)를 기준으로 상기 웨이퍼(1)에서 스크라이브선에 해당하는 마스크(4)와 마스크(4) 사이의 경계부(4a)를 식각시킨다.In the isolation masking step, when forming the isolation mask 4, a mask 4 and a mask corresponding to a scribe line on the wafer 1 based on the scribe boundary 4a for cutting the wafer 1 in units of chips. The boundary 4a between (4) is etched.
이와 같이 스크라이브 공간부(4a)를 식각하면 도면에서는 측단면이지만 상면에서 볼 때 웨이퍼(1) 상에 대략 사각형을 이루는 칩형태의 아이솔레이션 마스크(4)가 형성되고 상기 칩 단위 아이솔레이션 마스크(4a)간의 경계부(4a)는식각에 의해 제거되어 마치 바둑판 형태의 격자로 아이솔레이션 마스크(4)가 완성된다.As described above, when the scribe space portion 4a is etched, a chip-shaped isolation mask 4 is formed on the wafer 1 in a lateral cross section but viewed from the top, and between the chip isolation masks 4a. The boundary 4a is removed by etching to complete the isolation mask 4 in a grid like grid.
도 1d는 상기와 같이 아이솔레이션 마스킹이 이루어진 웨이퍼(1)를 플라즈마(12)로 에칭하는 단계를 도시하였다.FIG. 1D illustrates a step of etching the wafer 1 with the isolation masking as described above with the plasma 12.
상기 플라즈마 개스(12)와 웨이퍼에 전기장을 걸어주면, 플라즈마내에서 양전하를 띤 이온은 웨이퍼측으로 이동하면서 가속된다. 이는 마치 스퍼터링과 비슷하여 이온 빔이 웨이퍼를 때릴 때, 웨이퍼가 그 충격에 의해 물리적으로 제거되는 것이다.When an electric field is applied to the plasma gas 12 and the wafer, positively charged ions in the plasma are accelerated while moving toward the wafer side. This is similar to sputtering, when the ion beam hits the wafer and the wafer is physically removed by the impact.
이 때, 상기 이온빔은 웨이퍼 뿐 아니라 상기 아이솔레이션된 마스크를 동시에 플라즈마 식각하게 된다. 그러나 상기 마스크층과 웨이퍼는 그 성분이 달라 이온 빔에 의해 충격을 받을 때 물리적으로 제거되는 양이 차이가 난다.At this time, the ion beam plasma-etches not only a wafer but also the isolated mask. However, the mask layer and the wafer have different components, and the amount of physical removal of the mask layer and the wafer is different.
일례로, 플라즈마 개스(12)의 구성비율을 SF6:N2O=9:1로 하게 되면, 상기 플라즈마 개스(12)는 전기장에 의해 웨이퍼와 마스크로 양전하를 띤 이온을 이동,가속시키게 되는바 마스크층을 제거하는 속도와 웨이퍼를 제거하는 속도가 동일하게 되고 언더컷(under cut)이 발생하는 확률도 적어진다.For example, when the composition ratio of the plasma gas 12 is SF 6 : N 2 O = 9: 1, the plasma gas 12 moves and accelerates positively charged ions to the wafer and the mask by an electric field. The speed of removing the bar mask layer and the speed of removing the wafer become the same, and the probability of undercut occurring is reduced.
상기 마스크층으로는 포토 레지스트나 필름, 페이스트등이 사용될 수 있으며 특히 SiO2와 같은 산화막을 사용함이 바람직하다.As the mask layer, a photoresist, a film, a paste, or the like may be used, and in particular, an oxide film such as SiO 2 is preferably used.
상술한 과정에서는 마운팅 테이프를 부착하는 공정을 생략하고 웨이퍼의 배면에 직접 마스크층을 형성시켜 이중으로 작업하는 번거로움을 없앴으나, 웨이퍼의표면에 마스크층을 형성하기 위하여 마운팅 테이프를 붙인 후 다시 웨이퍼 전면 보호용 테이프를 제거하고 그 표면에 마스크층을 형성시킬 수도 있다.In the above process, the step of attaching the mounting tape is omitted and the mask layer is directly formed on the back surface of the wafer, thereby eliminating the need for double work. However, the mounting tape is attached to the surface of the wafer to form the mask layer. The front protective tape may be removed and a mask layer may be formed on the surface.
도 1e는 상술한 플라즈마 에칭에 의해 개별화된 웨이퍼 칩들을 도시한 단면도이다. 도면에서 보는 바와 같이 상술한 플라즈마 에칭에 의해 정교하면서도 용이하게 웨이퍼를 개별화 시킬 수 있으며, 종래 블레이드로 웨이퍼를 소잉시 발생되는 칩 크랙이나 이물질 등을 방지할 수 있다.1E is a cross-sectional view showing wafer chips individualized by the plasma etching described above. As shown in the drawing, the above-described plasma etching can easily individualize the wafer, and can prevent chip cracks and foreign substances generated when sawing the wafer with a conventional blade.
도 2 에는 본 발명에 의한 플라즈마 에칭법을 이용한 반도체 웨이퍼 가공법의 다른 실시예로서, 마스크층을 형성하는 대신 사용할 수 있는 아이솔레이션 스텐실을 도시하였다.2 shows an isolation stencil that can be used instead of forming a mask layer as another embodiment of a semiconductor wafer processing method using the plasma etching method according to the present invention.
도면을 참조하면, 상기 아이솔레이션 스텐실(20)은 웨이퍼(1)의 형태와 동일한 원형을 유지하고 있으나 굳이 원형을 이룰 필요성은 없으며, 작업의 목적에 따라 사각형 또는 기타 형상일지라도 본 발명의 목적 및 효과를 구현하는데는 무방할 것이다.Referring to the drawings, the isolation stencil 20 maintains the same circular shape as the shape of the wafer 1, but does not need to form a circular shape. It's fine to implement.
상기 아이솔레이션 스텐실(20)은 평행하게 스트라이프(20a)를 구비하는바, 상기 스트라이프(20a)는 경계슬릿(20b)을 사이에 두고 연속형성되어 있다. 상기 스트라이프(20a)의 폭은 웨이퍼상에서 제조하고자 칩의 폭과 동일하며, 상기 스트라이프(20a)와 스트라이프(20a)의 간격은 웨이퍼상에서 절단하고자 하는 스크라이브선과 일치한다.The isolation stencil 20 includes strips 20a in parallel, and the strips 20a are continuously formed with the boundary slits 20b therebetween. The width of the stripe 20a is the same as the width of the chip to be manufactured on the wafer, and the gap between the stripe 20a and the stripe 20a matches the scribe line to be cut on the wafer.
상기 아이솔레이션 스텐실(20)의 재질은 도 1d에서 행하는 플라즈마 에칭에서 상기 플라즈마 개스(12)와 반응하지 않는 물질로 제조함이 바람직하며, 그 질량및 재질등에 의해 웨이퍼가 손상되지 않도록 함이 바람직하다.The material of the isolation stencil 20 is preferably made of a material that does not react with the plasma gas 12 in the plasma etching performed in FIG. 1D, and preferably does not damage the wafer by its mass and material.
상기 아이솔레이션 스텐실(12)을 원형의 웨이퍼(1) 표면에 얼라인시켜 플라즈마 에칭을 하게 되면, 웨이퍼에서 상기 스트라이프(20a)와 접촉된 부분을 제외한 경계슬릿(20b)부분만 플라즈마(12)와 반응하여 제거된다.When the isolation stencil 12 is aligned on the surface of the circular wafer 1 to perform plasma etching, only the portion of the boundary slit 20b except for the portion in contact with the stripe 20a on the wafer reacts with the plasma 12. Is removed.
이와 같이 일렬로 절단되어 있는 웨이퍼를 칩단위로 절단하기 위해서는 다시 그 직교방향으로 스텐실을 적치하여 플라즈마 에칭을 실시하면된다. 만일 칩이 정사각형이 아닌 직사각형이라면 상기 스트라이프의 폭을 변형한 아이솔레이션 스텐실을 사용하여 플라즈마 에칭을 한다.In order to cut the wafers cut in a row in units of chips as described above, plasma etching may be performed by placing a stencil in the orthogonal direction again. If the chip is a rectangle rather than a square, plasma etching is performed using an isolation stencil with a modified width of the stripe.
상술한 바와 같이 스텐실을 이용한 플라즈마 에칭법을 요약하여 설명하면 다음과 같다.As described above, the plasma etching method using the stencil is summarized as follows.
웨이퍼의 표면 또는 배면에 절단되기 위한 칩의 일측 폭과 동일한 폭의 스트라이프가 연속배열된 형태의 제 1 스트라이프 스텐실을 적치하는 단계와,Depositing a first stripe stencil in the form of a continuous array of stripes having the same width as one side of the chip to be cut on the surface or back side of the wafer;
상기 제 1 스트라이프 스텐실이 적치된 웨이퍼를 플라즈마 에칭하는 단계와,Plasma etching the wafer having the first stripe stencil loaded thereon;
상기 에칭된 웨이퍼의 표면에 제 1 스트라이프 스텐실과 직교시켜 절단되기 위한 칩의 타측 폭과 동일한 폭의 스트라이프가 연속배열된 제 2 스트라이프 스텐실을 적치하는 단계와,Depositing a second stripe stencil in which a stripe having the same width as the other width of the chip for cutting is orthogonal to the first stripe stencil on the surface of the etched wafer;
상기 제 2 스트라이프 스텐실이 적치된 웨이퍼를 플라즈마 에칭하는 단계로 이루어진다.Plasma etching the wafer having the second stripe stencil loaded thereon.
상기 아이솔레이션 스텐실(20)을 사용하게 되면, 웨이퍼면에 마스킹을 하고 경계선을 식각한 후 상기 아이솔레이션 마스크를 다시 제거해야되는 복잡한 공정을 생략할 수 있을 뿐 아니라 상기 스텐실은 재사용이 가능하므로 공정시간이 단축되고 생산성이 높아질 것이다.When the isolation stencil 20 is used, a complicated process of masking the wafer surface and etching the boundary and then removing the isolation mask can be omitted, as well as the process time is shortened because the stencil can be reused. And productivity will increase.
첫째, 플라즈마를 이용하여 웨이퍼를 절단하므로 블레이드로 기계적인 절단을 하는 공정에서 발생하는 웨이퍼 손상, 칩 에지 손상, 칩 크랙 등을 방지할 수 있다.First, since the wafer is cut using the plasma, it is possible to prevent wafer damage, chip edge damage, chip crack, and the like, which occur in the process of mechanically cutting the blade.
둘째, 아이솔레이션 스텐실을 사용함으로써, 반복 활용이 가능하여 공정이 간편해지며 공정속도가 빨라진다.Second, by using the isolation stencil, it is possible to use repeatedly, simplifying the process and speeding up the process.
셋째, 연삭공정 후 소잉 단계로 이동할 필요없이 아이솔레이션 매스킹을 직접함으로써, 플렉시블한 웨이퍼의 이동에 따른 웨이퍼 손상에 대한 위험을 예방할 수 있다.Third, by directly performing isolation masking without the need to move to the sawing step after the grinding process, the risk of wafer damage due to the movement of the flexible wafer can be prevented.
넷째, 종래 웨이퍼를 소잉(sawing)하거나 보호용 테이프를 제거하기 위해서는 웨이퍼척에 고정시켜야 하는데, 이러한 과정에서 초박형의 웨이퍼에 손상이 많이 발생하는바, 본 발명에서는 이 과정을 생략함으로 인해 웨이퍼 불량을 줄일 수 있다.Fourth, in order to sawing the wafer or removing the protective tape, the wafer must be fixed to the wafer chuck. In this process, a lot of damage occurs to the ultra-thin wafer. In the present invention, the wafer defect can be reduced by omitting this process. Can be.
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