KR100379373B1 - 네트워크에서의 매체 접근 제어 서브레이어(mac)의 메모리할당장치 및 방법 - Google Patents

네트워크에서의 매체 접근 제어 서브레이어(mac)의 메모리할당장치 및 방법 Download PDF

Info

Publication number
KR100379373B1
KR100379373B1 KR10-1998-0055618A KR19980055618A KR100379373B1 KR 100379373 B1 KR100379373 B1 KR 100379373B1 KR 19980055618 A KR19980055618 A KR 19980055618A KR 100379373 B1 KR100379373 B1 KR 100379373B1
Authority
KR
South Korea
Prior art keywords
memory
access control
network
media access
control sublayer
Prior art date
Application number
KR10-1998-0055618A
Other languages
English (en)
Other versions
KR20000040073A (ko
Inventor
강덕기
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR10-1998-0055618A priority Critical patent/KR100379373B1/ko
Publication of KR20000040073A publication Critical patent/KR20000040073A/ko
Application granted granted Critical
Publication of KR100379373B1 publication Critical patent/KR100379373B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치 및 방법은 매체 접근 제어 서브레이어의 FIFO를 절대 또는 동적 모드로 할당하도록 하기 위한 것으로서, 다수개의 파이 신호수신부와 인터페이스 로직부를 구비한 네트워크에서의 매체 접근 제어 서브레이어의 메모리 할당장치에 있어서, 상기 다수개의 파이 신호수신부에서 처리된 신호를 동작 모드에 따라 매체 접근 제어신호로 변환하는 다수개의 수신신호 기록 엔진과, 상기 다수개의 수신신호 기록 엔진에서 변환된 신호를 소정 어드레스 포인트에 저장하는 메모리와, 상기 메모리를 절대 또는 동적의 동작 모드로 할당하는 메모리 제어부와, 상기 메모리에 저장된 신호를 상기 메모리 제어부의 동작 모드에 따라 인출하는 다수개의 수신신호 인출 엔진으로 구성되는데 그 요지가 있다.

Description

네트워크에서의 매체 접근 제어 서브레이어(ＭＡＣ)의 메모리 할당장치 및 방법
본 발명은 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리에 관한 것으로, 특히 네트워크에서의 매체 접근 제어 서브레이어(Midea Access Control sublayer:이하 MAC이라 약칭함)의 메모리 할당장치 및 방법에 관한 것이다.
이하, 종래 기술에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치 및 방법에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 1 은 종래 기술에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치를 나타낸 도면으로, 네트워크로부터 다수개의 포트(Port 0~Port n)들을 통해 각각 수신되는 신호를 각각 처리하는 다수개의 파이 신호수신부(1a~1n)와, 상기 다수개의 파이 신호수신부(1a~1n)에서 처리된 신호를 저장하기 위한 제어신호를 출력하는 다수개의 수신신호 기록 엔진(2a~2n)과, 상기 다수개의 수신신호 기록 엔진(2a~2n)에서 출력된 제어신호에 따라 수신된 신호를 저장하는 다수개의 FIFO(3a~3n)와, 상기 다수개의 FIFO(3a~3n)에 저장된 신호를 인출하는 다수개의 수신신호 인출 엔진(4a~4n)과, 상기 다수개의 수신신호 엔진(4a~4n)에서 인출된 신호를 인터페이스하는 인터페이스 로직부(5)와, 상기 인터페이스 로직부(5)에서 인터페이스된 신호를 스위칭하는 스위치 칩(6)로 구성된다.
상기 수신신호 기록 엔진(2a)과 다수개의 FIFO(3a)와 수신신호 인출 엔진(4a)은 매체 접근 제어 서브레이어 모듈(10a)을 구성하며, 이러한 매체 접근 제어 서브레이어 모듈(10n) 다수개가 매체 접근 제어 서브레이어(10)를 구성한다.
이와 같이 구성된 종래 기술에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치 및 방법에 대하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 다수개의 파이 신호수신부(1a~1n)는 네트워크로부터 다수개의 포트(Port 0~Port n)들을 통해 각각 수신되는 신호를 각각 처리하여 그 결과신호를 출력한다.
그러면 매체 접근 제어 서브레이어(10)의 다수개의 매체 접근 제어 서브레이어 모듈(10a~10n)내 다수개의 수신신호 기록 엔진(2-1a~2-1n)은 상기 다수개의 파이 신호수신부(1a~1n)에서 처리된 각각의 신호를 저장하기 위한 라이트 포인터(Write Point)를 소정 어드레스에 할당하여 각각 출력한다.
이에 따라 다수개의 FIFO(3a~3n)는 상기 다수개의 수신신호 기록 엔진(2a~2n)에서 각각 출력된 라이트 포인트(Write Point)의 어드레스에 수신된 신호를 각각 저장한다.
이후 다수개의 수신신호 인출 엔진(4a~4n)은 리드 포인트(Read Point)를 제어하여 어드레스를 할당한 후 상기 다수개의 FIFO(3a~3n)에 각각 저장된 신호를 각각 인출하여 출력한다.
그러면 인터페이스 로직부(5)는 상기 다수개의 수신신호 인출 엔진(4a~4n)에서 각각 인출된 신호를 인터페이스한다.
이에 따라 스위치 칩(6)은 상기 다수개의 매체 접근 제어 서브레이어 모듈(2a~2n)에서 인터페이스된 신호를 스위칭한다.
이러한 종래 기술에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치 및 방법에 있어서는 매체 접근 제어 서브레이어내 FIFO의 크기가 고정되어 있어 데이터의 손실이 발생할 가능성이 커지며, 다수의 매체 지원 제어 서브레이어 코어(MAC Core)가 지원되는 프로세서라면 내부의 FIFO 자원이 각 매체 접근 제어 서브레이어 모듈로 분산되기 때문에 자원의 효율성이 떨어지는 문제점이 있다.
또한, 종래 기술은 만약 네트워크에서 버스트한 트랙픽이 발생하여 매체 접근 제어 서브레이어 내부의 FIFO의 용량을 초과한다면 계속해서 수신되는 패킷은 그냥 버려지거나 또는 원격 기지국에 대하여 플로우 제어 패킷을 전송하게 되며, 플로우 제어 패킷을 수신한 원격 기지국에서는 수신한 리시브 포우즈 타임(Rx Pause Time)만큼 데이터 전송을 중지하게 되는데 어느 경우나 패킷 데이터의 전송의 지연 또는 데이터의 손실이 발생되는 문제점도 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 매체 접근 제어 서브레이어의 FIFO를 절대 또는 동적 모드로 할당하도록 하기 위한 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치를 제공하는데 그 목적이 있다.
또한, 상기와 같은 장치에 상응하는 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당방법을 제공하는데 그 목적이 있다.
도 1 은 종래 기술에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 상세 구성을 나타낸 도면
도 2 는 본 발명에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치의 구성을 나타낸 도면
도 3 은 도 2 의 메모리 절대 할당방법을 나타낸 도면
도 4 는 도 2 의 메모리 동적 할당방법을 나타낸 도면
도 5 는 도 4 의 동적 메모리 할당방법의 세부 상태를 나타낸 도면
*도면의 주요부분에 대한 부호의 설명*
110 : 매체 접근 제어 서브레이어
110a~110n : 매체 접근 제어 서브레이어 모듈
101a~101n : 다수개의 파이 신호수신부
102a~102n : 다수개의 수신신호 기록 엔진
103 : 메모리 103a : 어드레스 포인트 제어부
104 : 메모리 제어부 105a~105n : 다수개의 수신신호 엔진
106 : 인터페이스 로직부 107 : 스위치 칩
상기와 같은 목적을 달성하기 위한 본 발명에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치의 특징은, 다수개의 파이 신호수신부와 인터페이스 로직부를 구비한 네트워크에서의 매체 접근 제어 서브레이어의 메모리 할당장치에 있어서, 상기 다수개의 파이 신호수신부에서 처리된 신호를 동작 모드에 따라 매체 접근 제어신호로 변환하는 다수개의 수신신호 기록 엔진과, 상기 다수개의 수신신호 기록 엔진에서 변환된 신호를 소정 어드레스 포인트에 저장하는 메모리와, 상기 메모리를 절대 또는 동적의 동작 모드로 할당하는 메모리 제어부와, 상기 메모리에 저장된 신호를 상기 메모리 제어부의 동작 모드에 따라 인출하는 다수개의 수신신호 인출 엔진으로 구성되는데 있다.
상기 메모리는 상기 메모리 제어부의 제어신호에 따라 어드레스 포인터를 제어하는 어드레스 포인트 제어부를 포함하여 구성되는데 다른 특징이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당방법의 또다른 특징은, 네트워크로부터 다수개의 포트를 통해 수신되는 신호를 처리하여 메모리에 저장하는 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당방법에 있어서, 상기 다수개의 포트를 통해 수신되는 트래픽 특성에 따라 상기 메모리를 절대 또는 동적 모드로 할당하는데 있다.
상기 절대 모드는 상기 트래픽 특성에 따라 각 포트별로 메모리 영역의 크기를 다르게 할당하는데 또다른 특징이 있다.
상기 동적 모드는 상기 트래픽 특성에 따라 각 포트에 해당하는 영역과 상기 포트에 인접한 다른 포트의 영역을 확장하여 할당하는데 또다른 특징이 있다.
이하, 본 발명에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치 및 방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 2 는 본 발명에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치의 블럭 구성을 나타낸 도면으로서, 네트워크로부터 다수개의 포트(Port 0~Port n)들을 통해 각각 수신되는 신호를 각각 처리하는 다수개의 파이 신호수신부(101a~101n)와, 상기 다수개의 파이 신호수신부(101a~101n)에서 처리된 신호를 동작 모드에 따라 매체 접근 제어신호로 변환하는 다수개의 수신신호 기록 엔진(102a~102n)과, 상기 다수개의 수신신호 기록 엔진(102a~102n)에서 변환된 신호를 소정 어드레스 포인트에 저장하는 메모리(103)와, 상기 메모리(103)를 절대 또는 동적의 동작 모드로 할당하는 메모리 제어부(104)와, 상기 메모리(103)에 저장된 신호를 상기 메모리 제어부(104)의 동작 모드에 따라 인출하는 다수개의 수신신호 인출 엔진(105a~105n)과, 상기 다수개의 수신신호 엔진(105a~105n)에서 인출된 신호를 인터페이스하는 인터페이스 로직부(106)와, 상기 인터페이스 로직부(106)에서 인터페이스된 신호를 스위칭하는 스위치 칩(107)로 구성된다.
상기 메모리(103)는 상기 메모리 제어부(104)의 제어신호에 따라 어드레스 포인터를 제어하는 어드레스 포인트 제어부(103a)를 포함하여 구성된다.
상기 수신신호 기록 엔진(102a)과 수신신호 인출 엔진(105a)은 매체 접근 제어 서브레이어 모듈(110a)을 구성하며, 이러한 매체 접근 제어 서브레이어 모듈(110n) 다수개가 매체 접근 제어 서브레이어(110)를 구성한다.
이와 같이 구성된 본 발명에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치 및 방법에 대하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 다수개의 파이 신호수신부(101a~101n)는 네트워크로부터 다수개의 포트(Port 0~Port n)들을 통해 각각 수신되는 신호를 각각 처리하여 출력한다.
그러면 다수개의 수신신호 기록 엔진(102a~102n)은 상기 다수개의 파이 신호수신부(101a~101n)에서 각각 처리된 신호에 따라 메모리 제어부(104)로 메모리(103)의 절대 또는 동적 동작 모드를 할당하도록 요청한다.
이에 따라 메모리 제어부(104)는 상기 다수개의 수신신호 기록 엔진(102a~102n)의 동작 모드 할당요청에 따라 상기 메모리(103)를 절대 또는 동적 동작 모드로 할당한다.
즉 메모리 제어부(104)는 상기 각 포트의 트래픽 특성상 유동성이 없고 정확히 구분되는 경우와 매체 접근 제어 서브레이어(110) 내부의 각 포트당 네트워크 스피드의 설정이 10베이스(BASE)/100베이스(BASE)/1000베이스(BASE)로 다른 경우 도 3 에 도시된 바와 같이 트래픽 특성상 로드(load)가 많은 곳은 상기 메모리(103)의 용량을 크게, 로드(Load)가 작은 곳은 작게 할당한다.
또한, 메모리 제어부(104)는 상기 각 포트의 트래팩 특성이 유동적인 경우 도 4 에 도시된 바와 같이, 동적인 메모리(103) 공유가 이루어지게 되는데, 상기 메모리(103) 전체를 완전 공유하는 것이 아니라 인접한 포트의 메모리(103) 영역만을 공유한다.
즉 제 1 포트는 자체 메모리(103) 영역을 사용함은 물론 인접한 제 2 포트의 메모리(103) 영역으로 사용이 가능하다.
상기 도 4 에 도시된 (1)은 제 1 포트의 사용 가능한 영역이고, (2)는 제 2 포트가 사용 가능한 영역이며, 상기 제 1 포트는 (1)은 물론 (2)의 영역까지 동적으로 영역을 확장하여 사용할 수 있으며, 제 N 포트는 한바퀴 순환이 되어서 상기 제 1 포트의 메모리(103) 영역을 공유한다.
아울러 메모리 제어부(104)는 상기 할당된 동작 모드 상태를 다수개의 수신신호 기록 엔진(102a~102n)으로 전송한다.
그러면 다수개의 수신신호 기록 엔진(102a~102n)은 상기 할당된 동작 모드 상태에 따라 각 포트별로 할당된 영역에 변환된 신호를 출력한다.
이에 따라 메모리(103)는 상기 메모리 제어부(104)의 동작 모드 할당에 따라 절대 또는 동적 모드로 할당되어 상기 다수개의 수신신호 기록 엔진(102a~102n)의 신호를 할당된 영역에 각 포트별로 저장한다.
즉 메모리(103)내 어드레스 포인트 제어부(103a)는 상기 메모리 제어부(104)의 제어신호에 따라 어드레스 포인터를 제어하여 상기 다수개의 수신신호 기록 엔진(102a~102n)의 신호를 상기 할당된 영역에 저장한다.
상기 어드레스 포인트 제어부(103a)는 도 5 에 도시된 바와 같이, 제 N 포트로 수신되는 신호의 경우 어드레스 포인터를 이용하여 상위 베이스로부터 하위 베이스 어드레스 및 인접한 제 N+1 포트의 어드레스에 상기 다수개의 수신신호 기록 엔진(102a~102n)중 수신신호 기록 엔진(102n)에서 출력된 신호를 저장하도록 제어한다.
이후 다수개의 수신신호 인출 엔진(105a~105n)는 상기 메모리(103)에 저장된 신호를 인출하기 위하여 상기 메모리 제어부(104)로 상기 메모리(103)의 동작 모드를 문의한다.
그러면 메모리 제어부(104)는 상기 다수개의 수신신호 인출 엔진(105a~105n)의 문의에 따라 할당된 동작 모드를 전송한다.
이어 다수개의 수신신호 인출 엔진(105a~105n)는 상기 메모리 제어부(104)에서 할당된 동작 모드에 따라 상기 각 포트별로 저장된 신호를 인출하기 위한 신호를 출력한다.
이에 따라 메모리(103)는 상기 다수개의 수신신호 인출 엔진(105a~105n)의 인출신호에 따라 각 포트별로 저장된 신호를 출력한다.
즉 메모리(103)내 어드레스 포인트 제어부(103a)는 상기 상기 다수개의 수신신호 인출 엔진(105a~105n)의 인출신호에 따라 각 포트별로 어드레스 포인트에 저장된 신호를 각각 출력한다.
그러면 다수개의 수신신호 인출 엔진(105a~105n)은 상기 메모리(103)에서 출력된 각각 신호를 인터페이스 로직부(106)를 통해 스위치 칩(107)으로 출력한다.
이상에서 설명한 바와 같이 본 발명에 따른 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치 및 방법은 매체 접근 제어 서브레이어의 FIFO를 절대 또는 동적 모드로 할당하도록 하여 수신되는 패킷 데이터량에 따라 패킷 데이터가 버려지거나 전송 중지로 인한 데이터의 손실을 최소화하도록 함으로써 효율적으로 FIFO를 이용할 수 있는 효과가 있다.

Claims (5)

  1. 다수개의 파이 신호수신부와 인터페이스 로직부를 구비한 네트워크에서의 매체 접근 제어 서브레이어의 메모리 할당장치에 있어서,
    상기 다수개의 파이 신호수신부에서 처리된 신호를 동작 모드에 따라 매체 접근 제어신호로 변환하는 다수개의 수신신호 기록 엔진과,
    상기 다수개의 수신신호 기록 엔진에서 변환된 신호를 소정 어드레스 포인트에 저장하는 메모리와,
    상기 메모리를 절대 또는 동적의 동작 모드로 할당하는 메모리 제어부와,
    상기 메모리에 저장된 신호를 상기 메모리 제어부의 동작 모드에 따라 인출하는 다수개의 수신신호 인출 엔진을 포함하여 구성된 것을 특징으로 하는 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치.
  2. 제 1 항에 있어서,
    상기 메모리는 상기 메모리 제어부의 제어신호에 따라 어드레스 포인터를 제어하는 어드레스 포인트 제어부를 포함하여 구성된 것을 특징으로 하는 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당장치.
  3. 네트워크로부터 다수개의 포트를 통해 수신되는 신호를 처리하여 메모리에 저장하는 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당방법에 있어서,
    상기 다수개의 포트를 통해 수신되는 트래픽 특성에 따라 상기 메모리를 절대 또는 동적 모드로 할당함을 특징으로 하는 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당방법.
  4. 제 3 항에 있어서,
    상기 절대 모드는 상기 트래픽 특성에 따라 각 포트별로 메모리 영역의 크기를 다르게 할당함을 특징으로 하는 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당방법.
  5. 제 3 항에 있어서,
    상기 동적 모드는 상기 트래픽 특성에 따라 각 포트에 해당하는 영역과 상기 포트에 인접한 다른 포트의 영역을 확장하여 할당함을 특징으로 하는 네트워크에서의 매체 접근 제어 서브레이어(MAC)의 메모리 할당방법.
KR10-1998-0055618A 1998-12-17 1998-12-17 네트워크에서의 매체 접근 제어 서브레이어(mac)의 메모리할당장치 및 방법 KR100379373B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0055618A KR100379373B1 (ko) 1998-12-17 1998-12-17 네트워크에서의 매체 접근 제어 서브레이어(mac)의 메모리할당장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0055618A KR100379373B1 (ko) 1998-12-17 1998-12-17 네트워크에서의 매체 접근 제어 서브레이어(mac)의 메모리할당장치 및 방법

Publications (2)

Publication Number Publication Date
KR20000040073A KR20000040073A (ko) 2000-07-05
KR100379373B1 true KR100379373B1 (ko) 2003-05-17

Family

ID=19563302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0055618A KR100379373B1 (ko) 1998-12-17 1998-12-17 네트워크에서의 매체 접근 제어 서브레이어(mac)의 메모리할당장치 및 방법

Country Status (1)

Country Link
KR (1) KR100379373B1 (ko)

Also Published As

Publication number Publication date
KR20000040073A (ko) 2000-07-05

Similar Documents

Publication Publication Date Title
EP0870303B1 (en) High performance universal multi-port internally cached dynamic random access memory system, architecture and method
US6343072B1 (en) Single-chip architecture for shared-memory router
US7899052B1 (en) Memory structure for resolving addresses in a packet-based network switch
US5261059A (en) Crossbar interface for data communication network
US7324509B2 (en) Efficient optimization algorithm in memory utilization for network applications
WO1997024725A9 (en) High performance universal multi-port internally cached dynamic random access memory system, architecture and method
WO2001069849A2 (en) Method and apparatus for shared buffer packet switching
EP3657744B1 (en) Message processing
US5958031A (en) Data transmitting/receiving device of a multiprocessor system and method therefor
US6912716B1 (en) Maximized data space in shared memory between processors
CA2323930A1 (en) Ampic dram system in a telecommunication switch
US7657711B2 (en) Dynamic memory bandwidth allocation
EP1481317B1 (en) Shared queue for multiple input-streams
KR100379373B1 (ko) 네트워크에서의 매체 접근 제어 서브레이어(mac)의 메모리할당장치 및 방법
KR100388342B1 (ko) 비동기 및 동기 프로토콜을 갖는 멀티 포트 메모리
US7142515B2 (en) Expandable self-route multi-memory packet switch with a configurable multicast mechanism
KR100406963B1 (ko) 비동기전송모드 셀의 채널별 전송장치 및 그 방법
US6956863B2 (en) Apparatus and method for allocating channel between MSC and IWF unit in CDMA mobile communication system
US7143185B1 (en) Method and apparatus for accessing external memories
EP2017740A2 (en) Method for data transfer between host and device
KR960002686B1 (ko) 이중링 구조의 모듈통신 수신장치
WO1991005419A1 (en) Packet/fast packet switch for voice and data
KR100298287B1 (ko) 시스템 버스에서 메시지 처리 장치 및 방법
EP0814630B1 (en) An ATM cell processing system and method for accessing a connection memory
KR100350465B1 (ko) 선입선출 메모리를 이용한 동기화 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090302

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee