KR100375643B1 - 필름캐리어및이를포함하는반도체장치 - Google Patents

필름캐리어및이를포함하는반도체장치 Download PDF

Info

Publication number
KR100375643B1
KR100375643B1 KR1019960045696A KR19960045696A KR100375643B1 KR 100375643 B1 KR100375643 B1 KR 100375643B1 KR 1019960045696 A KR1019960045696 A KR 1019960045696A KR 19960045696 A KR19960045696 A KR 19960045696A KR 100375643 B1 KR100375643 B1 KR 100375643B1
Authority
KR
South Korea
Prior art keywords
insulating layer
film carrier
semiconductor element
conductive circuit
present
Prior art date
Application number
KR1019960045696A
Other languages
English (en)
Other versions
KR19980027039A (ko
Inventor
도시키 나이토
가즈오 오우치
Original Assignee
닛토덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛토덴코 가부시키가이샤 filed Critical 닛토덴코 가부시키가이샤
Priority to KR1019960045696A priority Critical patent/KR100375643B1/ko
Publication of KR19980027039A publication Critical patent/KR19980027039A/ko
Application granted granted Critical
Publication of KR100375643B1 publication Critical patent/KR100375643B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49572Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은, 전도성 회로로부터 절연 층의 하나의 표면으로의 전도성 통로가 절연 층에 형성되어 있고 전도성 회로로부터 절연 층의 기타의 표면으로의 경유 구멍(via hole)이 형성되어 있는, 전기 전도성 회로가 표면에 노출되지 않도록 내부에 전기 전도성 회로가 설치되어 있는 절연 층을 포함하는 필름 캐리어와, 필름 캐리어의 절연 층 위에 반도체 소자를 설치하여 제조한 반도체 장치에 관한 것이다. 이러한 필름 캐리어는 반도체 소자 배선의 피치 미세화 및 고밀도 설치에 충분히 상응할 수 있으며, 내부 납 접합 및 외부 납 접합의 연결 작업을 용이하게 수행할 수 있으며,설치 면적을 가능한 한 작게 한다.

Description

필름 캐리어 및 이를 포함하는 반도체 장치
본 발명은 필름 캐리어 및 이를 사용하는 반도체 장치에 관한 것이다.
반도체 소자를 설치하는 방법으로서, 필름 캐리어 시스템이 지금까지 사용되어 왔으며, 필름 캐리어상의 리이드(lead)와 반도체 소자의 전극을 내부 접합시키기 위해서 접속 범프(bump)를 사용하여 왔다.
지금까지는, 이러한 접합법으로서, 소위 이방성 전기 전도성 필름을 사용하는 방법이 제안되어 왔다. 실제로, 카본 블랙, 흑연, 니켈, 구리, 은 등의 입자와 같은 전기 전도성 입자가 배향된 상태에서 두께 방향으로 분산된 절연 필름이 사용되어 왔다. 그러나, 분산된 전도성 입자의 배향이 불충분한 경우, 반도체 소자의 전극 부분과 필름 캐리어의 리이드 부분 사이의 전기 접속이 불충분해져서 접속 신뢰성 면에서 문제를 일으킨다.
한편, 필름 캐리어의 리이드 부분에서 범프를 형성시키고 리이드 부분을 반도체 소자의 전극 부분에 직접 접속시키는 방법이 제안된다. 그러나, 이 방법에서, 반도체의 배선이 미세한 피치로 되거나 고밀도로 되는 경우, 필름 캐리어의 기술에 상응하는 배선 또는 범프를 형성시키기 힘들며 또한 접속 작업을 매우 조심스럽게 수행하여야 한다.
또한, 배선 회로 및 리이드 부분을 갖는 필름 캐리어를 통상적인 절연 필름의 표면에 사용하는 경우, 대개 외부 접합 영역은 내부 접합 영역보다 더 커지기 때문에 최종 설치 면적은 반도체 소자의 크기(면적)보다 더 커져서 이후에 크기가 작은 반도체가 필요한 경우, 상기한 방법이 요건을 충족시킬 수 없을 가능성이 있다.
본 발명은 위에서 기술한 통상적인 기술에서의 문제점을 해결하고자 하는 것이며 본 발명의 목적은 소위 칩 크기 패키지용 필름 캐리어를 제공하는 것이다. 즉, 반도체 소자 배선의 피치 미세화 및 고밀도 설치에 충족시킬 수 있는 필름 캐리어는 내부 리이드 접합 및 외부 리이드 접합의 접속 작업을 분명하게 수행할 수 있으며, 설치 면적을 가능한 한 작게 할 수 있다.
또한, 본 발명의 또다른 목적은, 반도체 소자가 위에서 언급한 필름 캐리어 위에 설치된 반도체 장치를 제공하는 것이다.
도 1(A) 내지 도 1(E)는 본 발명의 필름 캐리어를 수득하기 위한 각각의 제조 단계의 예를 나타내는 단면도이다.
도 2는 본 발명의 필름 캐리어의 기타 예를 나타내는 단면도이다.
도 3은 본 발명의 필름 캐리어의 기타 예를 나타내는 단면도이다.
도 4는 본 발명의 필름 캐리어의 또 다른 기타 예를 나타내는 단면도이다.
도 5는 본 발명의 반도체 장치의 예를 나타내는 단면도이다.
도 6은 본 발명의 반도체 장치의 기타 예를 나타내는 단면도이다.
도 7은 본 발명의 반도체 장치의 또 다른 예를 나타내는 단면도이다.
이들 도면에서, 도면 부호는 각각 다음과 같다:
(1) 및 (1') : 전기 전도성 회로
(2),(2') 및 (2") : 절연 층
(3) 및 (3') : 경유 구멍
(4), (4') 및 (4") : 전도성 통로
(5) : 반도체 소자
(6) : 접착제 층
(7) : 바깥 쪽 기판
(8) : 랜드 부분
본 발명의 발명자들은, 통상적인 필름 캐리어와 달리, 절연 필름의 표면에 회로를 형성시키지 않아서 회로가 노출되지 않도록 절연 필름내에 전선을 위치시키고, 인-레이드 회로(in-laid circuit)에 접속되는 전도성 통로의 말단 부분들만을 표면에 노출시키고, 상기한 말단 부분들을 반도체 소자의 전극 부분의 범프 또는 바깥 쪽 기판의 랜드 부분에 접속시킴으로써 상기한 목적을 성취할 수 있음을 밝혀내었고 이러한 발견을 기초로 하여 본 발명을 완성하는데 성공하였다.
즉, 본 발명의 한 가지 양태에 따라, 표면 위에 회로가 노출되지 않도록 전기 전도성 회로가 내부에 있는 절연 층을 포함하며 전기 전도성 회로로부터 절연 층의 한 표면으로의 전도성 통로가 절연 층에 형성되고 전도성 회로로부터 절연 층의 다른 표면으로의 경유 구멍(via hole)이 형성된 필름 캐리어를 제공한다.
또한, 본 발명의 또다른 양태에 따라, 필름 캐리어의 경유 구멍이 형성된 측면의 절연 층의 표면에 반도체 소자의 전극이 접속되도록, 필름 캐리어 상부에 반도체 소자가 설치된 상기한 필름 캐리어를 포함하는 반도체 장치가 제공된다.
이후에는, 본 발명은 첨부한 도면을 참조로 하여 다음 예를 사용하여 실질적으로 설명한다.
도 1(A) 내지 도 1(E)는 본 발명의 필름 캐리어를 수득하기 위한 제조 단계의 예를 나타내는 단면도이다.
먼저, 공지된 방법을 사용하여 절연 층(2)의 한 표면에 전기 전도성(이후에는, 단순하게 전도성이라고 함) 회로(1)를 형성시킨 후에[참조:도 1(A)], 전도성 회로(1)에 도달하는 경유 구멍(3)을 오직 절연 층(2)의 일부(여기서, 전도성 부분이 형성되어야 함)에만 형성시킨다[참조: 도 1(B)].
이후에, 절연 층(2')을 열간 압축 점착법, 사출 성형법, 캐스트 피복법 등을 사용하여 적층시켜, 절연 층(2')이 노출된 전도성 회로(1)의 표면을 덮도록 함으로써 전도성 회로(1)가 절연 층들 내에 배치되도록 한다[참조 : 도 1(C)]. 이후에, 위에서 기술한 바와 동일한 방법으로 절연 층(2')내에 경유 구멍(3')을 형성시킨다[참조 : 도1(D)].
최종적으로, 전기 전도성 물질(이후에는, 전도성 물질이라고 함)을 절연층(2)에 형성된 경유 구멍(3)에만 충전시켜 전도성 통로(4)를 형성시킴으로써 한면에만 전도성 통로를 갖는 본 발명의 필름 캐리어를 수득한다[참조: 도 1(E)]. 또한, 절연 층(2')에 형성된 경유 구멍(3')에는, 각각의 구멍이 절연 층(2')의 표면에 도달하지 않는 한, 전도성 회로(1)를 전기적으로 접속하는 전도성 물질을 충전시킬 수 있다[참조: 도 3].
위에서 언급한 경유 구멍(3) 및 (3')는 절연 층(2) 및 (2')를 적층시킨 후에 형성시킬 수 있으며, 또한 전도성 물질은 경유 구멍(3)을 형성시킨 후에 충전시킬 수 있으며 전도성 물질은 경유 구멍(3')를 형성시킨 후에 충전시킬 수 있다.
본 발명의 필름 캐리어에 사용되는 절연 층(2) 및 (2')은 실질적으로 전기 절연 특성을 갖는 것들 및 실질적인 열경화성 수지 또는 열가소성 수지[예: 폴리에스테르계 수지, 에폭시계 수지, 우레탄계 수지, 폴리스티렌계 수지, 폴리에틸렌계 수지, 폴리아미드계 수지, 폴리이미드계 수지, 폴리카보네이트계 수지, 실리콘계 수지, 아크릴로니트릴-부타디엔-스티렌(ABS) 공중합체 수지 등]일 수 있으며 층 형태로 형성된다. 이들 절연 수지에서, 폴리아미드계 수지가 내열성, 열에 의한 치수 안정성,기계적 강도 등의 측면에서 바람직하게 사용된다.
또한, 절연 층(2) 또는 (2')의 두께는 기계적 강도 및 가요성의 측면에서 일반적으로 2 내지 500㎛, 바람직하게는 약 5 내지 150㎛이다. 또한, 절연 층(2) 및 (2')는 동일한 종류의 수지 및 상이한 종류의 수지를 사용하여 형성시킬 수 있다.
또한, 본 발명의 필름 캐리어의 특징은 전도성 회로(1)가 절연 층(2) 중에 놓여지고 전도성 회로(1)가 층의 표면에 노출되지 않도록 한다는 점이다. 절연 층에 전도성 회로(1)를 배치시키는 방법으로서, 제조의 용이성이라는 측면에서 상기한 바와 같이 전도성 회로(1)가 절연 층(2)과 절연층(2') 사이에 삽입되도록 적층을 수행하는 것이 바람직하다.
경유 구멍(3 및 3')을 형성시키는 방법으로서, 기계적 펀칭 방법, 석판인쇄술적 가공, 화학적 에칭 가공, 레이저 가공 등이 있지만, 피치를 미세화하기 위해서는 미세 가공을 수행할 수 있는 레이저 가공법이 바람직하며, 특히 자외선 영역에서 진동 파장을 갖는 자외선 레이저를 이용하는 구멍 천공 방법이 바람직하다. 이와 같이 형성된 경유 구멍의 직경은 일반적으로 5 내지 200㎛, 바람직하게는 약 8 내지 100㎛이다. 또한, 절연 층을 형성하고 층들을 노광 및 현상시키는 물질로서 감광성 수지를 사용함으로써, 미세한 경유 구멍을 형성시킬 수 있다.
또한, 전도성 물질을 경유 구멍(3) 및 (3')에 충전시키는 방법으로서, 도금법, 화학 증착법(CVD), 용융된 금속 욕에 침지시켜 금속을 구멍에 부착시키는 방법과 같은 화학적 충전법, 및 전도성 물질을 구멍에 가압 사출시키는 방법과 같은 물리적 충전 방법 등이 있지만, 전극으로서, 전도성 회로를 사용하는 전기도금법이 간단한 방법이며 바람직하다.
또한, 경유 구멍에 충전되는 전도성 구멍으로서, 금, 은, 구리, 니켈, 코발트, 땜납 등과 같은 각종 금속 및 합금, 또는 내부에 분산된 전도성 분말 등을 함유하는 전도성 페이스트 등을 사용한다. 또한, 이와 같이 형성된 전도성 통로(4 및 4')는 단일 전도성 물질에 의해서도 형성될 수 있을 뿐만 아니라, 구리 등과 같은 비교적 저렴한 금속이 전도성 회로(1 및 1')와 접촉되는 부분에서 사용되고 공융물을 형성함으로써 접속 신뢰도가 높은 금속이 접속을 위해 사용되는 전도성 통로의 말단 부분에 사용되는 다층 구조일 수도 있다.
도 1(E)에서 나타낸 바와 같이 수득된 필름 캐리어에서, 각각의 전도성 통로(4)의 말단부분은 대략 수 ㎛ 내지 수십 ㎛의 높이로 범프 형태로 팽윤되는데, 이는 바깥쪽 기판의 랜드 부분 접속시의 위치를 결정하기 용이하다는 점과 접속이 확실하다는 점에서 효과적이다. 또한, 땜납 볼과 같은 범프가 접속되는 측면에 존재하는 경우, 범프 형태의 전도성 통로의 말단을 첨부한 도에 나타낸 바와 같이 팽윤시킬 필요는 없다.
도 2는 본 발명의 필름 캐리어의 기타 예를 나타내는 단면도이며, 여기서 절연 층(2')의 표면은 이의 설치 부분에서 요면 부분으로 가공된다. 절연 층(2')의 표면을, 반도체 소자와의 접속 부분에서, 상기한 바와 같이 요면 형태로 가공함으로써, 반도체 소자는 요면 부분에만 놓여질 수 있어서 위치의 결정 및 접속 작업이 매우 간단해진다. 또한, 반도체 소자를 설치함으로써 반도체 장치를 제조하는 경우, 전체 두께는 얇아지는데, 이는 박형 경량 반도체 장치를 제조하는데 효과적이다.
도 3은 본 발명의 필름 캐리어의 기타 예를 나타내는 횡단면도인데, 여기서 외부 리이드 접합 부분의 전도성 통로(4)(도에서 하부 면)의 피치는 내부 리이드 접합 부분의 경유 구멍(3')(도에서 상부 면)의 피치 보다 더 좁다. 상기한 바와 같이 설계함으로써, 필름 캐리어의 크기(면적)는 통상적인 필름 캐리어에 비하여 감소될 수 있다.
도 4는 본 발명의 필름 캐리어의 또 다른 예를 나타내는 횡단면도이며, 여기서 절연 층내에 배치된 전도성 회로(1 및 1')는 다층 구조물 내에 존재한다. 절연 층(2,2' 및 2") 내에 다층 구조물로서 전도성 회로(1 및 1')를 구성시킴으로써, 반도체 소자내의 배선 설계시의 자유도가, 전도성 회로가 단일 층인 경우에 비하여, 바람직하게 증가한다.
도 5는 본 발명의 반도체 장치의 예를 나타내는 횡단면도이다. 도 1(A)내지 도 1(E)에 나타낸 제조 단계에서 수득된 필름 캐리어에서, 반도체 소자(5)는 도 1에 나타낸 바와 같이 필름 캐리어 위에 설치하여 반도체 소자(5)의 전극 부분이 도 1(E)에 나타낸 필름 캐리어의 경유 구멍(3')에 접속되도록 하고, 접속을 확실히 하기 위해서는, 접착제 층(6)을 절연 층(2')과 반도체 소자(5) 사이에 배치시킨다.
접착제 층(6)에서, 에폭시계 수지, 불소계 수지, 폴리이미드계 수지 등을 사용할 수 있으며, 열간 압축시킴으로써 접착 특성이 나타나는 열가소성 수지를 사용하는 것이 바람직하다. 또한, 접착제 층(6)은 반도체 소자 면 또는 필름 캐리어 면에 미리 적층시킬 수 있거나 필름 형태의 접착제 또는 리본 형태의 접착제를 이들의 접속시에 이들 사이에 삽입함으로써 사용할 수 있다.
반도체 소자(6) 위에 이와 같이 설치된 필름 캐리어는 필름 캐리어의 다른 면에서 전도성 통로(4)를 바깥 쪽 기판(7) 위의 랜드 부분(8)에 접속시킴으로써 바깥 쪽 기판(7) 위에 설치할 수 있다.
도 6은 본 발명의 반도체 장치의 기타 예를 나타내는 횡단면도이다. 도 6은, 반도체 소자(5)의 전극 부분을 필름 캐리어의 경유 구멍(3')에 접속시킴으로써반도체 소자(5)가 도 2에 나타낸 필름 캐리어 위에 설치되는 상태를 나타낸다. 절연 층(2')의 표면 위에 설치되는 반도체 소자(5)의 형태로 맞출 수 있는 요면 부분이 존재하기 때문에, 반도체 소자(5)를 설치하기 위한 위치 조정은 반도체 소자(5)를 요면 부분에 단순히 배치함으로써 용이하게 수행할 수 있다. 또한, 접속 부분의 전도성 물질로서 땜납이 사용되는 경우, 이는 가열 공정에 의해서만 용이하게 접속시킬 수 있어서 제조 단계가 단순화될 수 있다.
도 7은, 도 6에 나타낸 반도체 장치의 변형된 양태를 나타내는 본 발명의 반도체 장치의 또 다른 예를 나타내는 횡단면도이다. 즉, 땜납 범프를 사용하는 경우, 절연 층(2')의 표면의 가공 부분으로부터의 요면 형태의 크기가 반도체 소자(5)의 크기보다 어느 정도 더 큰 경우에도, 땜납을 용접시킴으로써 자체 정렬 효과가 발생하며 반도체 소자(5)는 도 7에 나타낸 바와 같이 화살표 방향으로 운동한다. 따라서, 정밀한 위치 조정이 불필요하다.
위에서 언급한 바와 같이, 본 발명의 필름 캐리어 및 이러한 필름 캐리어를 사용하는 본 발명의 반도체 장치에서, 전도성 회로는 절연 층의 표면에 형성되는 것이 아니라 절연 층의 내부에 형성되기 때문에, 바깥쪽 기판의 랜드 부분을 접속하는 전도성 통로의 말단 부분만이 절연 층의 표면에 노출되고 반도체 소자로의 접속 면에서 전도성 통로의 말단이 노출되지 않으며 회로 패턴은 반도체 소자 상의 패턴에 의해 영향받지 않고 자유롭게 설계할 수 있다. 또한, 다층 구조물에서 전도성 회로를 형성시킴으로써, 3차원 설계가 용이해지며, 본 발명의 필름 캐리어 또는 반도체 장치는 피치 미세화를 충족시킬 수 있다.
또한, 필름 캐리어의 절연 층의 표면에 요면 부분을 형성시켜 절연 층의 표면에 설치되는 반도체 소자의 형태에 맞도록 함으로써, 위치 설정과 접속 작업이 매우 용이해지고 또한 박형 반도체 장치의 설계도 가능해 진다.
본 발명은 이의 구체적인 양태를 참조로 하여 상세하게 설명하였지만, 당해 분야의 통상의 숙련가들은 본 발명의 정신과 영역으로부터 벗어나지 않고도 본 발명에 수많은 변형과 수정을 가할 수 있음을 인지할 것이다.

Claims (4)

  1. 전기 전도성 회로가 표면에 노출되지 않도록 내부에 전기 전도성 회로가 설치되어 있는 절연 층을 포함하며, 전도성 회로로부터 절연 층의 한 표면으로의 전도성 통로가 절연 층에 형성되어 있고 전도성 회로로부터 절연 층의 다른 표면으로의 경유 구멍(via hole)이 절연 층에 형성되어 있는 필름 캐리어.
  2. 제1항에 있어서, 반도체 소자를 설치하기 위한 요면 부분이, 경유 구멍이 형성되어 있는 절연 층의 표면에 형성되어 있는 필름 캐리어.
  3. 전기 전도성 회로가 표면에 노출되지 않도록 내부에 전기 전도성 회로가 설치되어 있는 절연 층을 포함하며, 전도성 회로로부터 절연 층의 한 표면으로의 전도성 통로가 절연 층에 형성되어 있고 전도성 회로로부터 절연 층의 다른 표면으로의 경유 구멍이 절연 층에 형성되어 있는 필름 캐리어와, 경유 구멍이 형성되어 있는 절연 층의 표면에 설치된 반도체 소자를 포함(당해 반도체 소자의 전극은 절연 층의 경유 구멍에 접속된다)하는 반도체 장치.
  4. 제3항에 있어서, 반도체 소자를 설치하기 위한 요면 부분이, 경유 구멍이 형성되어 있는 절연 층의 표면에 형성되어 있고, 반도체 소자가 요면 부분에 배치되어 있는 반도체 장치.
KR1019960045696A 1996-10-14 1996-10-14 필름캐리어및이를포함하는반도체장치 KR100375643B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960045696A KR100375643B1 (ko) 1996-10-14 1996-10-14 필름캐리어및이를포함하는반도체장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960045696A KR100375643B1 (ko) 1996-10-14 1996-10-14 필름캐리어및이를포함하는반도체장치

Publications (2)

Publication Number Publication Date
KR19980027039A KR19980027039A (ko) 1998-07-15
KR100375643B1 true KR100375643B1 (ko) 2003-09-19

Family

ID=49381636

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960045696A KR100375643B1 (ko) 1996-10-14 1996-10-14 필름캐리어및이를포함하는반도체장치

Country Status (1)

Country Link
KR (1) KR100375643B1 (ko)

Also Published As

Publication number Publication date
KR19980027039A (ko) 1998-07-15

Similar Documents

Publication Publication Date Title
US7376318B2 (en) Circuit board and its manufacturing method
US5875100A (en) High-density mounting method and structure for electronic circuit board
US5821626A (en) Film carrier, semiconductor device using same and method for mounting semiconductor element
US5636104A (en) Printed circuit board having solder ball mounting groove pads and a ball grid array package using such a board
US8110245B2 (en) Semiconductor device, mounting substrate and method of manufacturing mounting substrate, circuit board, and electronic instrument
US5412539A (en) Multichip module with a mandrel-produced interconnecting decal
JP5882390B2 (ja) チップ/基板アセンブリを形成する方法
EP0834917B1 (en) Film carrier and method of forming a semiconductor device using the same
US20070143993A1 (en) Substrate structure with capacitor component embedded therein and method for fabricating the same
KR100403062B1 (ko) 전도성 소자의 형성방법 및 3차원 회로의 형성방법, 칩-스케일 패키지의 형성방법, 웨이퍼 레벨 패키지의 형성방법, ic 칩/리드 프레임 패키지의 형성방법 및 칩-온-플렉스 패키지의 형성방법
KR20060080549A (ko) 반도체 장치
CN102119588B (zh) 元器件内置模块的制造方法及元器件内置模块
KR20070065789A (ko) 회로판 및 그 제조방법
US9935053B2 (en) Electronic component integrated substrate
US6157084A (en) Film carrier and semiconductor device using same
US20060138638A1 (en) Substrate for semiconductor devices and semiconductor device
JP3088877B2 (ja) フィルムキャリアの製造方法および半導体装置
KR20160072822A (ko) 전자 모듈 및 전자 모듈의 제조 방법
EP0843357A1 (en) Method of manufacturing a grid array semiconductor package
US20040265482A1 (en) Wiring substrate manufacturing method
KR100375643B1 (ko) 필름캐리어및이를포함하는반도체장치
US9997448B1 (en) Wiring substrate
JP3255891B2 (ja) フィルムキャリア、これらを用いた半導体装置およびフィルムキャリアの製造方法
US8450624B2 (en) Supporting substrate and method for fabricating the same
JPH02305494A (ja) 多層配線基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090225

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee