KR100374020B1 - ＩＴＯ／ｎ형 반도체층 계면에서 터널링 접합을 이용한박막 광전지 및 그 제조방법 - Google Patents
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Abstract
본 발명은 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지 및 그 제조방법에 관한 것으로서, 본 발명의 광전지는 유리 기판 상에 광투과도가 높은 전면 전극과 상기 전면 전극과 n형 반도체층 사이에서 전기적인 전도성 터널링 접촉을 위한 n+영역과 상기 n+영역과 접촉하며 밴드 갭 에너지가 넓어서 광투과층으로 작용하는 n형 반도체층과 상기 n형 반도체층과 p/n 접합을 형성하며 광흡수층으로 작용하는 p형 반도체층 및 상기 p형 반도체층과 오믹 접촉을 하는 후면 전극으로 구성된 것을 특징으로 하기 때문에 전면 전극인 인듐주석산화막과 n형 반도체층 사이에 n+영역을 형성하여 전기적인 전도성 터널링 접촉을 하므로써 전기 전도도를 향상시킬 수 있으며 특히, 전면 전극과 n형 반도체층의 접합에서 완충막으로 작용하여 계면간의 결함을 크게 줄여 광전지의 효율을 증가시킬 수 있는 뛰어난 효과가 있다.
Description
본 발명은 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지 및 그 제조방법에 관한 것이다. 더욱 상세하게는 본 발명은, 전면 전극인 인듐주석산화막(In2O3/Sn doped; 이하 "ITO"라함)과 n형 반도체층인 황화카드뮴(이하 "CdS"라함) 사이에 카드뮴(이하 "Cd"라함)을 도포한 후 어닐링 하여 n+영역을 형성함으로써 ITO와 CdS사이에 전기적인 전도성 터널링 접합(tunneling contact)을 하여 전도도를 향상시킬 수 있는 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지 및 그 제조방법에 관한 것이다.
일반적으로, 광전지는 반도체의 p-n 접합의 특성을 이용하여 태양의 빛에너지를 전기에너지로 변환시키는 장치이다. 카드뮴 텔루라이드(이하 "CdTe"라함)를 사용한 태양전지는 상온에서 1.5eV 정도의 밴드 갭 에너지(band gap energy)를 갖는 Ⅱ-Ⅵ족 화합물 반도체로서 태양 빛 스펙트럼과 잘 맞는 이상적인 밴드 갭 에너지와 높은 광흡수도 때문에 박막형 태양전지 재료로 유용하다. 그러나, CdTe는 높은 광 흡수도와 높은 전기 비저항 때문에 동종접합(homojunction)을 피하고 CdS와 같은 n형 반도체와 이종접합(heterojunction)구조로 제작한다. CdS는 CdTe와 격자상수의 차이가 적고 2.42eV 정도의 비교적 큰 밴드 갭 에너지를 가지므로 대부분의태양 빛을 흡수층인 CdTe로 투과시키는 투과층(window layer)로 사용한다. 태양전지의 직렬저항을 줄이기 위하여 전면전극(front electrode)으로 ITO를 사용한다.
최근, 전면 전극인 ITO와 n형 반도체인 CdS의 접합에 관한 연구가 활발히 전개되고 있으며, ITO와 CdS는 오믹접합(ohmic contact)을 하고 있는 것으로 알려져 있다(J. Phys. D : Appl.33(2000)L1-L4, S.N. Alamri and A.W. Brinkman).
도 1은 종래 기술로서 박막 광전지의 개략적인 측면도로서, 유리 기판(1) 상에 ITO로 전면적극(3)을 형성하고 상기 전면 전극(3)인 ITO 상에 n형 반도체층(5)인 CdS를 형성한다. 상기 CdS 상에 p형 반도체층(7)인 CdTe과 후면전극(9)을 차례로 형성한다.
태양광은 상기 유리 기판(1), ITO(3) 및 n형 반도체층(5)을 차례로 투과한 후 p형 반도체층(7)에서 흡수된다.
도 2는 종래 기술의 개략적인 에너지 밴드도로서 이에 의하면, 열적 평형 상태에서 p형 반도체 CdTe와 n형 반도체 CdS의 접합으로 이루어진 다이오드(diode)에서는 캐리어(carrier)의 농도 구배에 의한 확산으로 차지 언밸런스(Charge unbalance)가 생기고 이로 인해 전기장이 형성되어 확산의 효과를 상충한다. 즉, 농도 구배에 의한 확산과 전기장에 의한 드리프트(drift)의 기여로 생기는 전류의 크기는 같고 방향이 반대여서 전류의 차이는 0이 된다.
도 3은 종래 기술의 빛을 받지 않은 상태에서의 전류-전압 곡선을 도시한 도면이다.
도 3a에서 보면, 유리 기판 상에 ITO와 CdS를 차례로 형성하고, CdS 상에 오믹 접합으로 인듐(In)을 형성한 후 상온에서 빛을 받지 않은 상태에서 측정한 전류-전압 곡선을 나타낸다. 전류-전압 곡선은 ITO와 CdS의 접합에서 바람직하게 오믹 접합을 형성한다.
도 3b에서 보면, 유리 기판 상에 ITO와 CdS를 차례로 형성한 후, 염화카드뮴(CdCl2)에 침적한 후 400℃에서 30분간 어닐링(annealing)한 후, 인듐으로 오믹 접합을 형성하였다. 전류-전압 곡선은 바람직하지 않은 정류(rectifying) 혹은 샤키 다이오드(schottky diode)를 나태내고 있다.
이러한 상기 종래 방법에 따르면, 후속공정에서 열처리로 인한 ITO와 CdS의 접합이 샤키 다이오드를 나타냄으로서 전기 전도도를 저하시키는 원인을 초래하며 광전지의 직렬 저항을 증가시켜서 광전지의 효율을 현저히 감소시키는 단점이 있다.
따라서, 본 발명의 목적은 상술한 문제점을 해소하기 위하여 본 발명에서는 전면 전극인 ITO와 n형 반도체층인 CdS 사이에 카드뮴(Cd)을 도포한 후 어닐링 하여 n+영역을 형성함으로써 ITO와 CdS사이에 전기적인 전도성 터널링 접합을 하여 전도도를 증가시키고, 직렬 저항을 줄여서 광전지 효율을 향상시킬 수 있는 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지와 그 제조방법을 제공하는 데 있다. 본 발명의 다른 목적은 상기 방법에 의하여 제조된 박막광전지를 제공하는데 있다.
본 발명의 상기 목적은 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지를 제조함에 있어서, 유리 기판(galss substrate) 상에 광투과도가 높은 전면 전극과 상기 전면 전극과 n형 반도체층 사이에서 전기적인 전도성 터널링 접촉을 위한 n+영역과 상기 n+영역과 접촉하며 밴드갭 에너지가 넓어서 광투과층으로 작용하는 n형 반도체층과 상기 n형 반도체층과 p/n 접합을 형성하며 광흡수층으로 작용하는 p형 반도체층 및 상기 p형 반도체층과 오믹 접촉을 하는 후면 전극으로 구성함으로써 달성하였다.
도 1은 종래 기술의 박막 광전지의 개략적인 단면도이다.
도 2는 종래 기술의 개략적인 에너지 밴드도를 보인 것이다.
도 3은 종래 기술의 빛을 받지 않은 상태에서의 전류-전압 곡선을 도시한 것이다.
도 4는 본 발명의 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지의 개략적인 단면도이다.
도 5는 본 발명의 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지 제조방법의 단계별 순서를 보인 공정도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 유리 기판 13 : 전면 전극,
14 : n+영역 15 : n형 반도체층,
17 : p형 반도체층 19 : 후면 전극
본 발명의 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지 및 그 제조방법은 유리 기판 상에 인듐주석산화막(ITO)을 도포하는 단계와 상기 인듐주석산화막(ITO) 상에 균일한 두께로 카드뮴(Cd)을 도포하는 단계와 상기 카드뮴(Cd) 상에 n형 반도체인 황화카드뮴(CdS)을 도포하는 단계와 상기 황화카드뮴(CdS)이 도포된 유리 기판을 제 1 열처리하여 상기 카드뮴(Cd)이 상기 n형 반도체인 황화카드뮴(CdS)으로 확산하여 n+영역을 형성하는 단계와 상기 n형 반도체인 황화카드뮴(CdS) 상에 카드뮴텔루라이드(CdTe)를 도포하는 단계와 상기 카드뮴텔루라이드(CdTe)가 도포된 유리 기판을 염화카드뮴(이하 CdCl2라 칭함) 용액에 침적한 후 제 2 열처리하는 단계 및 상기 제 2 열처리된 카드뮴텔루라이드(CdTe) 상에 브롬-메탄올 용액으로 식각한 후 후면전극을 형성하는 단계를 포함하는 것을 그 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의하여 더욱 상세히 설명한다.
도 4는 본 발명의 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지의 개략적인 측면도이다. 도 4에 따르면, 본 발명의 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지는 유리 기판(11) 상에 광투과도가 높은 ITO로 전면 전극(13)을 형성한다. 상기 전면 전극(13) 상에 카드뮴(이하, "Cd"라함)을 도포한 후, 황화카드뮴(CdS)으로 n형 반도체층(15)을 형성한다. 특히, 상기 n형 반도체층(15)은 광투과층으로서 두께는 0.1∼5㎛가 바람직하나 2000Å이 가장 바람직하다.
다음, 상기 n형 반도체층(15)이 형성된 기판을 어닐링 하여, 상기 Cd이 상기 n형 반도체층으로 확산하도록 하여 상기 전면 전극(13)과 상기 n형 반도체층(15) 사이에 n+영역(14)을 형성한다. 따라서, 상기 n+영역(14)은 황화카드뮴(Cd1-xSx)으로 형성되며 비화학양론 X값이 0.4 이하가 바람직하고, 상기 전면 전극(13)과 상기 n형 반도체층(15)의 접합에서 터널링 접합을 나타내도록 하는 것을 특징으로 한다. 바람직한 실시예로서, 상기 n+영역(14)은 Cd0.7S0.3형성하며, 그 두께는 10∼200Å이 바람직하나 100Å이 가장 바람직하다. 상기 n형 반도체층(15)상에 CdTe로 p형반도체층(17)을 형성한다. 상기 p형 반도체층(17)은 광흡수층으로 카드뮴텔루라이드(CdTe), 수은카드뮴텔루라이드(Hg1-xCdxTe), 구리인듐셀레니움(CuInSe)2, 구리인듐칼륨셀레니움[Cu(InGa)Se2] 또는 황화구리인듐(CuInS2) 중 어느 하나를 사용하며, 그 두께는 2∼7㎛가 바람직하나 5㎛로 형성함이 가장 좋다. 상기 p형 반도체층(17) 상에 오믹 접합으로 후면전극(19)을 형성한다. 상기 후면 전극(19)은 구리가 도핑된 카본(C paste /Cu doped)으로 하고 이밖에 안티몬텔루라이드(Sb2Te3), 아연텔루라이드(ZnTe) 또는 금(Au) 중 선택 사용 할 수 있다.
도 5는 본 발명의 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지의 제조방법의 단계별 순서를 보인 공정도이다.
도 5에 따르면, 먼저 유리 기판(glass substrate) 상에 스퍼터링 방식(ion beam sputtering)으로 ITO를 형성한다 다음, 상기 ITO 상에 균일한 두께로 Cd을 형성한다. 상기 Cd 상에 화학용액증착법(chemical bath deposition, 이하 CBD라고 칭함)으로 CdS를 형성한다. CBD 방법으로 상기 CdS를 증착함에 있어서, 상기 Cd은 시드층(seed layer)로서 용액내에서 기판에 CdS의 핵생성사이트를 증가시킴으로서 CdS의 불균일핵생성(heterogeneous nucleation)을 촉진시키며 계면간에 완충막으로 작용한다. 특히, 상기 n형 반도체층과 상기 p형 반도체층의 계면 접합 향상을 위해 CdCl2에 침적한 후 제 1 열처리(annealing)를 하여 n+영역을 형성한다. 상기 제 1 열처리는 온도를 200∼600℃에서 시간은 10∼60분으로 하며 가장 바람직하기로는온도를 400℃에서 시간은 10분간 수행하는 것이 좋다. 상기 Cd는 제 1 열처리 할 경우 확산하여 ITO와 n형 반도체층의 계면에만 형성하여, CdS의 고갈영역(depletion region)을 감소시킴으로서 전기적으로 전도성 터널링 접합을 하는 것이 바람직하다. 일반적으로, 상기 Cd는 제 1 열처리시에 ITO로 확산하지 않는다. 상기 어닐링 후에, CdS 상에 근접승화법(closed space sublimation)으로 CdTe를 형성한다. 진성(intrinsic) 반도체인 CdTe가 형성된 기판을 CdCl2에 침적한 후 제 2 열처리한다. 상기 제 2 열처리로 인해 Te가 풍부(rich)함으로서 CdTe가 p형 반도체층으로 형성된다. 상기 제 2 열처리는 온도를 200∼600℃에서 시간은 10∼60분으로 하며 가장 바람직하기로는 온도를 400℃에서 시간은 30분간 수행하는 것이 좋다. 상기 CdTe가 형성된 기판을 브롬-메탄올(Br-CH3OH) 용액에 담군 후 즉각 세척한다. 상기 식각 세척된 CdTe 상에 후면 전극을 형성한다.
이상 도면 및 상세한 설명을 통하여 본 발명의 바람직한 실시예를 설명했으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니다. 따라서 본 발명은 특허청구의 범위에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 얼마든지 가능하며 그와 같은 공정순서 및 수치의 변경은 본 발명의 권리범위에 포함되는 것은 물론이다.
이상 설명한 바에 의하여 명백한 바와 같이, 본 발명은 전면 전극인 ITO와 n형 반도체층인 CdS 사이에 카드뮴을 도포한 후 어닐링 하여 n+영역을 형성함으로써 ITO와 CdS사이에 전기적인 전도성 터널링 접합(Tunneling Contact)을 하여 전도도를 증가시키는 효과가 있을 뿐만 아니라, 직렬 저항을 줄여서 광전지 효율을 크게 향상시킬 수 있는 뛰어난 효과가 있으므로 반도체 산업상 매우 유용한 발명인 것이다.
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- 유리 기판 상에 인듐주석산화막(ITO)을 도포하는 단계;상기 인듐주석산화막(ITO) 상에 균일한 두께로 카드뮴(Cd)을 도포하는 단계;상기 카드뮴(Cd) 상에 n형 반도체인 황화카드뮴(CdS)을 도포하는 단계;상기 황화카드뮴(CdS)이 도포된 유리 기판을 제 1 열처리하여 상기 카드뮴(Cd)이 상기 n형 반도체인 황화카드뮴(CdS)으로 확산하여 n+영역을 형성하는단계;상기 n형 반도체인 황화카드뮴(CdS) 상에 카드뮴텔루라이드(CdTe)를 도포하는 단계;상기 카드뮴텔루라이드(CdTe)가 도포된 유리 기판을 염화카드뮴(CdCl2) 용액에 침적한 후 제 2 열처리하는 단계; 및상기 제 2 열처리된 카드뮴텔루라이드(CdTe) 상에 브롬-메탄올로 식각한 후 후면전극을 형성하는 단계를 포함하는 것을 특징으로 하는 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지의 제조방법.
- 제 10 항에 있어서, 상기 카드뮴(Cd)의 두께는 10∼200Å로 형성하는 것을 특징으로 하는 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지의 제조방법.
- 제 10 항에 있어서, 상기 제 1 열처리는 온도를 200∼600℃, 시간을 10∼60분으로 하는 것을 특징으로 하는 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지의 제조방법.
- 제 10 항에 있어서, 상기 제 2 열처리는 온도를 200∼600℃, 시간을 10∼60분으로 하는 것을 특징으로 하는 ITO/n형 반도체층 계면에서 터널링 접합을 이용한 박막 광전지의 제조방법.
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