KR100366941B1 - 플라즈마 디스플레이 패널 및 그 구동방법 - Google Patents

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Abstract

본 발명은 소비전력을 줄이고 방전효율을 높이도록 한 플라즈마 디스플레이 패널 및 그 구동방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널은 전면기판 및 배면기판과, 전면기판 및 배면기판 사이에 형성된 격벽으로 이루어진 방전공간과, 배면기판상에 형성되는 어드레스전극과, 전면기판상에 어드레스전극과 교차되도록 형성되는 서스테인전극쌍과, 격벽과 중첩되도록 서스테인전극쌍과 나란히 형성되는 프라이밍 전극을 구비한다.

Description

플라즈마 디스플레이 패널 및 그 구동방법{Plasma Display Panel And Method Of Driving The Same}
본 발명은 평판 표시장치에 관한 것으로, 특히 콘트라스트를 높임과 아울러 어드레스 전압을 낮추도록 한 플라즈마 디스플레이 패널 및 그 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 이러한 PDP는 크게 직류형과 교류형으로 대별된다. 직류형 PDP는 전면기판과 배면기판 각각에 형성된 양극과 음극 사이의 대향방전을 일으킴으로써 화상을 표시한다. 이에 비하여, 교류형 PDP는 유전층을 사이에 두고 배치된 전극들 간에 교류 전압신호를 인가하여 그 신호의 반주기마다 방전이 일어나게 함으로써 화상을 표시하게 된다. 이러한 교류형 PDP는 방전시 표면에 벽전하가 축적되는 유전층을 사용하기 때문에 메모리 효과가 나타나게 된다.
도 1을 참조하면, 교류형 PDP는 서스테인전극쌍(10)이 형성된 전면기판(1)과, 어드레스전극(4)이 형성된 배면기판(2)을 구비한다. 전면기판(1)과 배면기판(2)은 격벽(3)을 사이에 두고 평행하게 이격된다. 전면기판(1), 배면기판(2) 및 격벽(3)에 의해 마련되어진 방전공간에는 Ne-Xe 또는 He-Xe 등의 혼합가스가 주입된다. 서스테인전극쌍(10) 중 어느 하나는 어드레스기간에 공급되는 스캔펄스에 응답하여 어드레스전극(4)과 함께 대향방전을 일으키고 서스테인기간에 공급되는 서스테인펄스에 응답하여 인접한 서스테인전극(10)과 면방전을 일으키는 스캔/서스테인전극으로 이용된다. 또한, 서스테인전극쌍 중 나머지 하나는 서스테인펄스가 공통으로 공급되는 공통서스테인전극으로 이용된다. 서스테인전극쌍(10)이 형성된 전면기판(1) 상에는 유전층(8)과 보호층(9)이 적층된다. 유전층(8)은 플라즈마 방전전류를 제한함과 아울러 방전시 벽전하를 축적하는 역할을 한다. 보호막(9)은 플라즈마 방전시 발생된 스퍼터링에 의한 유전층(8)의 손상을 방지하고 2차 전자의 방출 효율을 높이게 된다. 이 보호막(9)은 통상 산화마그네슘(MgO)으로 이루어진다. 배면기판(2)에는 방전공간을 분할하기 위한 격벽들(3)이 수직으로 신장된다. 배면기판(2)과 격벽들(3)의 표면에는 진공 자외선에 의해여기되어 가시광을 발생하는 형광체(5)가 형성된다.
이와 같은 교류형 PDP는 한 프레임이 다수의 서브필드로 구성되어 서브필드의 조합에 의해 계조가 실현된다. 예를 들어, 256 계조를 실현하고자 하는 경우에 한 프레임 기간은 8개의 서브필드들로 시분할된다. 아울러, 8개의 서브 필드들 각각은 도 2에 나타낸 바와 같이 리셋기간, 어드레스기간 및 서스테인기간으로 다시 나누어지게 된다. 리셋기간에는 공통서스테인전극라인(Z)에 공급되는 리셋펄스(rst1)에 의해 스캔/서스테인전극라인(Y)과 공통서스테인전극라인(Z)에 리셋방전이 일어난다. 이 때, 어드레스전극라인(X)에는 공통서스테인전극라인(Z)과의 오방전을 방지하기 위한 펄스(rst0)가 인가된다. 그리고 리셋기간에는 리셋방전 후에 순차적으로 어드레스전극라인(X)과 스캔/서스테인전극라인(Y)에 상호 동기되는 정극성 펄스(rst2), 스캔/서스테인전극라인(Y)에 부극성펄스(-rst3) 그리고 어드레스전극라인(X)과 스캔/서스테인전극라인(Y) 각각에 구형파펄스(rst5)와 램프신호(rst4)가 공급되어 유지방전 및 소거방전이 일어나게 된다. 이렇게 리셋기간에 리셋방전, 유지방전 및 소거방전이 연속으로 일어남으로써 전화면에 배치된 셀들 내의 벽전하 및 공간전하 분포를 균일화시켜 전화면을 초기화시킨다. 어드레스기간에는 데이터가 표시될 셀들이 상호 동기되는 데이터펄스(data)와 스캔펄스(-scn)에 의해 어드레스 방전된다. 서스테인기간에는 스캔/서스테인전극라인(Y)과 공통서스테인전극라인(Z)에 교번적으로 공급되는 서스테인펄스(sus)에 의해 어드레스기간에 선택된 셀들의 방전이 유지된다. 이 서스테인 기간은 서브필드들 각각의 휘도 상대비에 따라 2n에 해당하는 기간씩 길어지게 된다. 다시 말하여, 서브필드들 각각에 포함되어진 서스테인 기간은 20, 21, 22, 23, 24, 25, 26, 27의 비율로 길어지게 된다.
그런데 종래의 PDP에서는 리셋기간에서 여러 차례 전화면의 셀들이 방전되기 때문에 비표시기간인 리셋기간에 여러 차례 가시광이 방출된다. 이 리셋기간에 발광을 수반하는 방전이 일어나게 되므로 종래의 PDP는 콘트라스트가 낮을 수밖에 없다.
또한, 종래의 PDP는 리셋방전시 형성된 벽전하를 이용하여 어드레스 방전을 일으킴으로써 어드레스 방전에 필요한 전압을 낮추려 하지만 어드레스 방전에 필요한 전압은 여전히 높은 실정이다.
따라서, 본 발명의 목적은 콘트라스트를 높임과 아울러 어드레스 전압을 낮추도록 한 PDP 및 그 구동방법을 제공함에 있다.
도 1은 종래의 3전극 교류형 플라즈마 디스플레이 패널을 나타내는 사시도.
도 2는 도 1에서 하나의 서브필드에 공급되는 구동펄스를 나타내는 파형도.
도 3은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널을 나타내는 사시도.
도 4는 도 3에 도시된 플라즈마 디스플레이 패널의 종단면도.
도 5는 도 3에 도시된 플라즈마 디스플레이 패널의 전극배치를 나타내는 평면도.
도 6은 도 3에 도시된 플라즈마 디스플레이 패널의 구동 단계별 전극간 방전을 나타내는 도면.
도 7은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 파형도.
도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널을 나타내는 사시도.
도 9는 도 3 및 도 8에 도시된 플라즈마 디스플레이 패널 상에 형성되는 컬러필터 및 형광체를 나타내는 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
1,21,41 : 전면기판 2,22,42 : 배면기판
3,27,47 : 격벽 4,23X,43X : 어드레스전극
5,28,48 : 형광체 9,30,50 : 보호막
10,24Y,25Z,44Y,45Z : 서스테인전극 31 : 셀
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널은 전면기판 및 배면기판과, 전면기판 및 배면기판 사이에 형성된 격벽으로 이루어진 방전공간과, 배면기판상에 형성되는 어드레스전극과, 전면기판상에 어드레스전극과 교차되도록 형성되는 서스테인전극쌍과, 격벽과 중첩되도록 서스테인전극쌍과 나란히 형성되는 프라이밍 전극을 구비한다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 프라이밍전극과 서스테인전극쌍 중 어느 하나와 프라이밍 방전을 일으키는 리셋기간을 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 실시예를 첨부한 도 3 내지 도 11을 참조하여 상세히 설명하기로 한다.
도 3 내지 도 5를 참조하면, 본 발명에 따른 PDP는 전면기판(21) 상에 나란하게 형성된 서스테인전극쌍(24Y,25Z) 및 프라이밍전극(26P)과, 배면기판(22) 상에 형성된 어드레스전극(23X)을 구비한다. 전면기판(21)과 배면기판(22) 사이에는 프라이밍전극(26P)의 아래에 위치하도록 서스테인전극 방향(횡방향)의 격벽(27)이 형성된다. 이 격벽(27)과 배면기판(22)의 표면에는 형광체(28)가 도포된다. 전면기판(21), 배면기판(22) 및 격벽(27)에 의해 마련되어진 방전공간에는 Ne-Xe 또는 He-Xe 등의 혼합가스가 주입된다. 전면기판(21) 상에는 서스테인전극쌍(24Y,25Z)과 프라이밍전극(26P)을 덮도록 유전층(29)이 전면 증착되며, 그 위에 보호막(30)이 형성된다. 서스테인전극쌍(24Y,25Z)은 스캔/서스테인전극(24Y)과 공통서스테인전극(25Z)으로 나뉘어진다. 스캔/서스테인전극(24Y)은 리셋기간에 프라이밍전극(26P)과 함께 전화면의 셀(31) 내에 방전을 일으킨 후, 어드레스기간에 어드레스전극(23X)과 함께 선택된 셀(31) 내에 방전을 일으킨다. 그리고 스캔/서스테인전극(24Y)은 서스테인기간에 공통서스테인전극(25Z)과 함께 어드레스 방전에 의해 선택된 셀(31)의 방전을 유지시키는 방전을 연속적으로 일으킨다. 공통서스테인전극(25Z)은 서스테인기간에 스캔/서스테인전극(24Y)과 함께 선택된 셀(31) 내에 방전을 일으킨 후, 이레이즈기간에 프라이밍전극(26P)과 함께 미약한 소거방전을 일으킴으로써 서스테인방전을 중지시키는 역할을 한다. 프라이밍전극(26P)은 수직으로 인접한 셀들(31) 사이의 경계부에 서스테인전극 방향으로 형성된 격벽(27)과 대향된다. 다시 말하여, 프라이밍전극(26P)은 수직으로 인접한 셀들(31) 사이의 경계부에 위치하게 된다. 어드레스전극(23X)은 서스테인전극쌍(24Y,25Z)과 직교되는 방향으로 배면기판(22) 상에 형성되어 어드레스기간에 공급되는 데이터펄스에 의해 스캔/서스테인전극(24Y)과 함께 방전을 일으킴으로써 셀을 선택한다.
본 발명에 따른 PDP의 구동방법을 도 6 및 도 7을 결부하여 설명하면 다음과 같다.
도 6 및 도 7을 참조하면, 본 발명에 따른 PDP의 구동방법은 한 프레임을 다수의 서브필드들로 나누고, 각 서브필드들은 리셋기간, 어드레스기간, 서스테인기간 및 이레이즈기간으로 나누어진다.
리셋기간에는 전화면의 모든 프라이밍전극(26P)에 정극성의 프라이밍펄스(prm)를 인가한다. 그러면 모든 셀(31) 내의 프라이밍전극(26P)과 스캔/서스테인전극(24Y) 사이에 도 6과 같이 프라이밍 방전(PD)이 일어나게 된다. 이 프라이밍 방전은 셀간 경계부에 위치한 프라이밍전극(26P)과 셀의 가장자리에 위치한 스캔/서스테인전극(24Y) 사이에서 일어나게 된다. 따라서, 육안으로는 프라이밍 방전을 거의 볼 수 없다. 또한, 리셋기간에는 프라이밍펄스(prm)와 동기되게끔 공통서스테인전극(25Z)과 어드레스전극(23X)에 정극성의 낮은 펄스가 인가된다. 이렇게 공통서스테인전극(25Z)과 어드레스전극(23X)에 인가되는 펄스들은 프라이밍전극(26P)과의 오방전을 방지함과 아울러 하전입자들이 공통서스테인전극(25Z)과 어드레스전극(23X) 쪽으로 끌려가는 것을 방지하게 된다. 프라이밍펄스(prm)가 인가된 후, 어드레스기간에 앞선 소정 시점에 램프파 형태의 신호(ramp)가 주사/서스테인전극(24Y)에 공급된다. 이 신호(ramp)에 의해 플라이밍방전에 의해 셀(31) 내에 형성된 벽전하가 셀(31) 내에 균등하게 분포되고 과다하게 생성된 불필요한 하전입자들이 제거된다. 이 신호(ramp)에 의해 프라이밍방전에 의해 생성된 음전하가 스캔/서스테인전극(24Y) 상의 유전층(29)에 축적된다. 스캔/서스테인전극(24Y) 상에 축적되는 음전하는 어드레스 방전전압을 낮추게 된다.
어드레스기간에는 어드레스전극(23X)과 스캔/서스테인전극(24Y)에 각각 정극성의 데이터펄스(data)와 스캔펄스(-scn)가 공급된다. 그러면 어드레스전극(23X)과 스캔/서스테인전극(24Y) 사이에 도 6과 같이 어드레스 방전(AD)이 일어남으로써 셀(31)이 선택된다. 이 때, 스캔/서스테인전극(24Y)에 공급되는 스캔펄스(-scn)의 전압레벨은 어드레스 방전(AD)에 앞서 스캔/서스테인전극(24Y) 상에 축적된 음전하양만큼 낮아지게 된다. 따라서, 어드레스방전(AD)에 필요한 전압이 종래보다 낮아진다. 이러한 어드레스방전(AD)에 의해 선택된 셀(31) 내에는 벽전하가 축적된다. 또한, 어드레스기간에 프라이밍전극(26P)에는 낮은 정극성의 직류전압이 공급되어어드레스전극(23X)과 프라이밍전극(26P) 사이의 오방전이 일어나는 것을 방지한다.
서스테인기간에는 스캔/서스테인전극(24Y)과 공통서스테인전극(25Z)에 교번적으로 서스테인펄스(susp)가 공급된다. 그러면 어드레스기간에 선택된 셀(31)의 벽전압과 서스테인펄스(susp)가 더해지면서 매 서스테인펄스당 선택된 셀(31)에서 도 6과 같이 서스테인 방전(SD)이 일어나게 된다.
마지막으로, 이레이즈기간에는 프라이밍전극(26P)에 램프파 형태의 낮은 이레이즈신호(erase)가 공급된다. 그러면 도 6과 같이 모든 셀(31) 내의 프라이밍전극(26P)과 공통서스테인전극(25Z) 사이에 미약한 이레이즈 방전(ED)이 일어난다. 이 이레이즈 방전(ED)에 의해 서스테인방전(SD)이 멈추어지게 되며 모든 셀(31)에 균일한 벽전하가 축적된다. 이레이즈 방전(ED)에 의해 모든 셀(31) 내에 축적된 벽전하는 다음 서브필드 구동시 프라이밍방전(PD)에 필요한 전압을 낮추게 된다.
도 8은 본 발명의 제2 실시예에 따른 PDP를 나타낸다.
도 8을 참조하면, 본 발명에 따른 PDP는 전면기판(41) 상에 나란하게 형성된 서스테인전극쌍(44Y,45Z)과 배면기판(42) 상에 상호 직교되게끔 형성된 어드레스전극(43X) 및 프라이밍전극(46P)을 구비한다. 배면기판(42)에 있어서, 프라이밍전극(46P) 위에는 서스테인전극 방향의 격벽(47)이 형성되며, 어드레스전극(43X)과 프라이밍전극(46P) 사이의 절연을 위한 유전층(51)이 형성된다. 이 격벽(47)과 배면기판(42)의 표면에는 형광체(48)가 도포된다. 전면기판(41), 배면기판(42) 및 격벽(47)에 의해 마련되어진 방전공간에는 Ne-Xe 또는 He-Xe 등의 혼합가스가 주입된다. 전면기판(41) 상에는 서스테인전극쌍(44Y,45Z)을 덮도록 유전층(49)이 전면 증착되며, 그 위에 보호막(50)이 형성된다. 서스테인전극쌍(44Y,45Z)은 스캔/서스테인전극(44Y)과 공통서스테인전극(45Z)으로 나뉘어진다. 프라이밍전극(46P)은 수직으로 인접한 셀들(31) 사이의 경계부에 서스테인전극 방향으로 형성된 격벽(47)의 아래에 위치한다. 다시 말하여, 프라이밍전극(46P)은 수직으로 인접한 셀들(31) 사이의 경계부에 위치하게 된다. 어드레스전극(43X)은 서스테인전극쌍(44Y,45Z)과 직교되는 방향으로 배면기판(42) 상에 형성된다. 이들 전극들(43X,44Y,45Z,46P)의 기능과 그 구동방법은 도 6에 도시된 그 것과 실질적으로 동일하므로 상세한 설명은 생략한다.
이러한 본 발명의 PDP에는 도 9에 나타낸 바와 같이, 전면기판(21,41) 측에 셀(31)의 유효 표시면에 컬러필터(51)가 형성되고 셀들(31) 사이의 경계부에 블랙매트릭스(52)가 형성된다. 컬러필터(51)는 형광체(28,48)로부터 발생하여 표시면 쪽으로 진행하는 가시광 중 특정 파장 대역만을 투과시킴으로써 색순도를 높이게 된다. 블랙 매트릭스(52)는 셀 단위로 셀들(31)을 사방으로 둘러싸는 사각띠 형태로 형성되어 자신에게 입사되는 광을 흡수함으로써 수평방향과 수직방향으로 인접한 셀들(31) 사이의 색간섭을 방지하는 역할을 한다.
상술한 바와 같이, 본 발명에 따른 PDP는 프라이밍전극을 격벽과 대향되게 형성하여 프라이밍방전을 셀의 가장자리에서 일어나게 함으로써 콘트라스트를 높임과 아울러 어드레스방전에 앞서 스캔/서스테인전극 상에 음전하를 축적함으로써 어드레스방전에 필요한 전압을 낮출 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (10)

  1. 전면기판 및 배면기판과,
    상기 전면기판 및 배면기판 사이에 형성된 격벽으로 이루어진 방전공간과,
    상기 배면기판상에 형성되는 어드레스전극과,
    상기 전면기판상에 상기 어드레스전극과 교차되도록 형성되는 서스테인전극쌍과,
    상기 격벽과 중첩되도록 상기 서스테인전극쌍과 나란히 형성되는 프라이밍 전극을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 프라이밍전극은 상기 격벽 위에 위치하도록 전면기판 상에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 프라이밍전극은 상기 격벽 아래에 위치하도록 배면기판 상에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 1 항에 있어서,
    상기 셀의 유효표시면 상에 형성되어 색순도를 높이기 위한 컬러필터와;
    상기 컬러필터와 컬러필터 사이에 형성되는 블랙매트릭스를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 제 1 항에 있어서,
    상기 프라이밍전극은 상기 서스테인전극쌍 중 어느 하나와 프라이밍 방전을 일으키는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  6. 전면기판과 배면기판과, 상기 전면기판과 배면기판 사이에 형성된 격벽으로 이루어진 방전공간과, 상기 배면기판 상에 형성되는 어드레스전극과, 상기 전면기판 상에 상기 어드레스전극과 교차되는 방향으로 형성되는 서스테인전극쌍과, 상기 격벽과 중첩되도록 상기 서스테인전극쌍과 나란히 형성된 프라이밍 전극을 갖는 4전극 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 프라이밍전극과 상기 서스테인전극쌍 중 어느 하나와 프라이밍 방전을 일으키는 리셋기간을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 6 항에 있어서,
    상기 어드레스전극과 상기 서스테인전극쌍 중 어느 하나와 어드레스방전을 일으킴으로써 상기 셀을 선택하는 어드레스기간과,
    상기 서스테인전극쌍 사이에 방전을 일으킴으로써 상기 선택된 셀의 방전을 유지시키는 서스테인기간을 추가로 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 6 항에 있어서,
    상기 어드레스기간에 앞서 상기 어드레스방전을 일으키는 서스테인전극쌍 중 어느 하나에 전하를 축적하는 전압신호를 인가하는 단계를 추가로 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 6 항에 있어서,
    상기 프라이밍전극과 상기 서스테인전극 중 어느 하나 사이에 방전을 일으킴으로써 상기 서스테인기간에 일어나는 방전을 중지시키는 단계를 추가로 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 삭제
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