KR100364801B1

KR100364801B1 - semicondctor memory equipment

Info

Publication number: KR100364801B1
Application number: KR1020000050752A
Authority: KR
Inventors: 박병권
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-08-30
Filing date: 2000-08-30
Publication date: 2002-12-16
Also published as: KR20020017420A

Abstract

본 발명은 제한된 면적에 의해 X4나 X8로 IO가 나오는 구조에서 면적을 넓히지 않고 IO 라인을 메모리 셀위로 지나게 하여 X8, X16, X32와 같은 멀티 비트(Multi Bit)로 구성하도록 한 반도체 메모리 장치에 관한 것으로서, MAT, 센스 앰프, Y-디코더와, 서브 워드 라인 디코더, 메인 워드 라인 디코더, 크로스 영역, 메인 앰프를 포함하여 구성된 반도체 메모리 장치에 있어서, 전체 뱅크를 복수개의 MAT로 나누어 서로 같은 메인 워드라인 로우 엑티브 신호가 인에이블될 때 서로 다른 LIO 신호를 발생하고, 일측의 MAT에서 발생하는 LIO 라인은 센스 앰프 사이를 통하여 오다가 타측의 MAT와 만나는 시점에서 이 LIO 라인은 센스 앰프 및 MAT의 상 ·하를 지나게 하고, 일측의 MAT에서는 센스 앰프 사이를 지나게 구성하는 것을 특징으로 한다.The present invention relates to a semiconductor memory device in which a multi-bit such as X8, X16, and X32 is formed by passing an IO line over a memory cell without increasing the area in a structure in which IO is output to X4 or X8 by a limited area. A semiconductor memory device comprising a MAT, a sense amplifier, a Y-decoder, a sub word line decoder, a main word line decoder, a cross region, and a main amplifier, wherein the entire bank is divided into a plurality of MATs to have the same main word. When the line low active signal is enabled, it generates different LIO signals, and the LIO lines generated from one MAT come through the sense amplifiers and meet with the other MAT. It is characterized by the configuration of passing through the bottom and passing between the sense amplifiers on one side of the MAT.

Description

Semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 제한된 면적에 의해 X4나 X8로 IO가 나오는 구조에서 면적을 넓히지 않고 IO 라인을 메모리 셀위로 지나게 하여 X8, X16, X32와 같은 멀티 비트(Multi Bit)로 구성하는데 적당한 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device. In particular, in a structure in which IO is emitted to X4 or X8 due to a limited area, a multi-bit such as X8, X16, X32 is passed through an IO line over a memory cell without increasing the area The present invention relates to a semiconductor memory device suitable for construction.

일반적으로 기술이 발달함에 따라 반도체 소자의 집적도가 좋아지고 용량은늘어나며 칩 사이즈가 줄어들고 있다.In general, as technology advances, the integration of semiconductor devices increases, the capacity increases, and the chip size decreases.

또한, 사용자들은 같은 모듈(Module)내에서 적은 수의 패키지(Package)를 가지고 IO를 다 제어할 수 있는 멀티 비트를 구현하고자 하고 있다.Also, users want to implement multi-bits that can control all IOs with a small number of packages in the same module.

이하, 첨부된 도면을 참고하여 종래의 반도체 메모리 장치를 설명하면 다음과 같다.Hereinafter, a conventional semiconductor memory device will be described with reference to the accompanying drawings.

도 1은 종래의 반도체 메모리 장치를 나타낸 구성도이다.1 is a block diagram illustrating a conventional semiconductor memory device.

도 1에 도시한 바와 같이, 복수개의 메모리 셀(Cell)로 이루어진 MAT(11)와, 상기 MAT(11)내의 셀 데이터를 센싱(Sensing)한 후 미세 신호를 증폭시키어 출력하는 센스 앰프(S/A)(12)와, 상기 센스 앰프(12)에 YS(Y Select) 신호를 출력하는 Y-디코더(Y-Decoder)(13)와, 서브 워드 라인(Word Line)을 제어(Control)하는 서브 워드 라인 디코더(Sub Word Line Decoder ; SWD)(14)와, 메인 워드 라인(Main Word Line)을 제어하는 메인 워드 라인 디코더(MWD)(15)와, 상기 센스 앰프(12)와 서브 워드 라인 디코더(14)의 크로스(Cross)부에 위치하는 크로스 영역(Cross Area ; C/A)(16), 상기 센스 앰프(12)에서 생성된 LIO(Local IO) 신호를 받아 MIO(Main IO)를 발생시키는 메인 앰프(Main Amp ; MA)(17)로 구성된다.As illustrated in FIG. 1, a MAT 11 including a plurality of memory cells and a sense amplifier S / S that amplifies and outputs a fine signal after sensing cell data in the MAT 11. A) 12, a Y-decoder 13 for outputting an YS (Y Select) signal to the sense amplifier 12, and a sub for controlling a sub word line. A sub word line decoder (SWD) 14, a main word line decoder (MWD) 15 for controlling a main word line, the sense amplifier 12 and a sub word line decoder A cross area (C / A) 16 located at a cross portion of the cross section 14 receives a LIO signal generated by the sense amplifier 12, and generates a main IO. The main amplifier (Main Amp; MA) (17).

여기서 상기 LIO 라인은 상기 센스 앰프(12)위로만 달리고 있다.The LIO line is running only above the sense amplifier 12.

상기와 같이 구성된 종래의 반도체 메모리 장치는 메인 워드 라인 디코더(15)에서 발생한 메인 워드라인 로우 엑티브 신호(MWLB)와 Y-디코더(13)에서 발생하는 YS 신호가 발생할 때 워드 라인과 YS 신호를 인에이블(Enable)시켜 메모리 셀에 있는 데이터를 비트라인과 비트바라인을 통해 센스 앰프(12)에 전달하고,센스 앰프(12)에서 센싱한 후 증폭된 신호를 LIO 라인을 통해 데이터를 메인 앰프(17)로 보내고, 이 신호는 메인 앰프(17)에서 센싱후 각각의 IO들을 출력한다.The conventional semiconductor memory device configured as described above recognizes the word line and the YS signal when the main word line low active signal MWLB generated by the main word line decoder 15 and the YS signal generated by the Y-decoder 13 are generated. Enable to transfer the data in the memory cell to the sense amplifier 12 through the bit line and the bit bar line, and sense the data in the sense amplifier 12 and transfer the amplified signal through the LIO line to the main amplifier ( 17), this signal outputs the respective IOs after sensing in the main amplifier 17.

이때 LIO 라인들은 각 센스 앰프(12) 사이에 위치하게 되고 LIO 커플링(Coupling)을 방지하기 위해 크로스 영역(16)에서 LIO 트위스트(Twist)를 통해 메인 앰프(17)에 데이터를 보내준다.At this time, the LIO lines are positioned between the sense amplifiers 12 and transmit data to the main amplifiers 17 through the LIO twist in the cross region 16 to prevent LIO coupling.

그러나 상기와 같은 종래의 반도체 메모리 장치에 있어서 다음과 같은 문제점이 있었다.However, the above-mentioned conventional semiconductor memory device has the following problems.

즉, 센스 앰프위로만 LIO 라인이 달리고 있어 그 배가되는 LIO을 만들 경우 LIO 라인을 센스 앰프내에 집어넣을 때 LIO 라인에 대한 배선 폭(Metal Width), 스페이스(Space) 등이 들어가야 함으로 결구 센스 앰프 사이즈는 커지고 셀 효율(Cell Efficiency)은 낮아지게 되며 웨이퍼당 생산될 수 있는 칩 수는 줄어들게 된다.In other words, if the LIO line is running only on the sense amplifier, and the LIO is doubled, when the LIO line is inserted into the sense amplifier, the wiring width (Metal Width) and the space for the LIO line must be entered. The greater the efficiency, the lower the cell efficiency and the fewer chips that can be produced per wafer.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 LIO 신호를 센스 앰프를 통해서만 메인 앰프에 보내는 것이 아니라 MAT 상 ·하에서 사용하고 있는 파워 메시 라인(Power Mesh Line)을 LIO 라인으로 대체함으로 같은 면적을 갖는 메모리 디바이스에서 LIO 라인을 보다 더 확보하도록 한 반도체 메모리 장치를 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above-mentioned problems. Instead of sending the LIO signal to the main amplifier only through the sense amplifier, the power mesh line used above and below the MAT is replaced with the LIO line. It is an object of the present invention to provide a semiconductor memory device that allows more LIO lines in a memory device having the same area.

도 1은 종래의 반도체 메모리 장치를 나타낸 구성도1 is a block diagram illustrating a conventional semiconductor memory device

도 2는 본 발명에 의한 반도체 메모리 장치를 나타낸 구성도2 is a block diagram illustrating a semiconductor memory device according to the present invention.

도 3은 본 발명의 다른 실시예에 의한 반도체 메모리 장치를 나타낸 구성도3 is a block diagram illustrating a semiconductor memory device according to another embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : MAT 22 :센스 앰프21: MAT 22: sense amplifier

23 : Y-디코더 24 : 서브 워드 라인 디코더23: Y-decoder 24: sub word line decoder

25 : 메인 워드 라인 디코더 26 :크로스 영역25: main word line decoder 26: cross area

27 : 메인 앰프27: main amplifier

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 메모리 장치는MAT, 센스 앰프, Y-디코더와, 서브 워드 라인 디코더, 메인 워드 라인 디코더, 크로스 영역, 메인 앰프를 포함하여 구성된 반도체 메모리 장치에 있어서, 전체 뱅크를 복수개의 MAT로 나누어 서로 같은 메인 워드라인 로우 엑티브 신호가 인에이블될 때 서로 다른 LIO 신호를 발생하고, 일측의 MAT에서 발생하는 LIO 라인은 센스 앰프 사이를 통하여 오다가 타측의 MAT와 만나는 시점에서 이 LIO 라인은 센스 앰프 및 MAT의 상 ·하를 지나게 하고, 일측의 MAT에서는 센스 앰프 사이를 지나게 구성하는 것을 특징으로 한다.The semiconductor memory device according to the present invention for achieving the above object is a semiconductor memory device comprising a MAT, sense amplifier, Y-decoder, sub word line decoder, main word line decoder, cross region, main amplifier When the same main word line low active signal is enabled, different LIO signals are generated when the entire bank is divided into a plurality of MATs, and the LIO lines generated from one MAT come between the sense amplifiers, At the point of meeting, the LIO line passes the top and bottom of the sense amplifier and the MAT, and the MAT on one side passes between the sense amplifiers.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 메모리 장치를 상세히 설명하면 다음과 같다.Hereinafter, a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 의한 반도체 메모리 장치를 나타낸 구성도이다.2 is a configuration diagram illustrating a semiconductor memory device according to the present invention.

도 2에 도시한 바와 같이, 복수개의 메모리 셀(Cell)로 이루어진 MAT(21)와, 상기 MAT(21)내의 셀 데이터를 센싱(Sensing)한 후 미세 신호를 증폭시키어 출력하는 센스 앰프(S/A)(22)와, 상기 센스 앰프(22)에 YS(Y Select) 신호를 출력하는 Y-디코더(Y-Decoder)(23)와, 서브 워드 라인(Word Line)을 제어(Control)하는 서브 워드 라인 디코더(Sub Word Line Decoder ; SWD)(24)와, 메인 워드 라인(Main Word Line)을 제어하는 메인 워드 라인 디코더(MWD)(25)와, 상기 센스 앰프(22)와 서브 워드 라인 디코더(24)의 크로스(Cross)부에 위치하는 크로스 영역(Cross Area ; C/A)(26), 상기 센스 앰프(22)에서 생성된 LIO(Local IO) 신호를 받아 MIO(Main IO)를 발생시키는 메인 앰프(Main Amp ; MA)(27)로 구성된다.As shown in FIG. 2, a MAT 21 made up of a plurality of memory cells and a sense amplifier S / S that amplifies and outputs a fine signal after sensing cell data in the MAT 21. A) 22, a Y-decoder 23 for outputting a YS (Y Select) signal to the sense amplifier 22, and a sub for controlling a sub word line. A sub word line decoder (SWD) 24, a main word line decoder (MWD) 25 for controlling a main word line, the sense amplifier 22 and a sub word line decoder A cross area (C / A) 26 located at a cross section of 24 receives the LIO (Local IO) signal generated by the sense amplifier 22, and generates a MIO (Main IO). The main amplifier (Main Amp; MA) (27).

여기서 본 발명은 종래와 달리 멀티 비트를 실현하기 위해 LIO 신호가 센스앰프(22)를 통해서만 메인 앰프(2)에 보내는 것이 아니라 상기 센스 앰프(22) 및 MAT(21)의 상 ·하를 지나도록 파워 메시 라인(Power Mesh Line)을 LIO 라인으로 대체함으로서 동일 면적을 가진 반도체 메모리 장치에서 LIO 라인을 보다 더 확보할 수 있다.In the present invention, unlike the prior art, in order to realize the multi-bit, the LIO signal is not sent to the main amplifier 2 only through the sense amplifier 22, but to pass up and down the sense amplifier 22 and the MAT 21. By replacing the power mesh line with the LIO line, more LIO lines can be obtained in the semiconductor memory device having the same area.

상기와 같이 구성된 본 발명에 의한 반도체 메모리 장치는 서브 워드 라인 로우 엑티브 신호(SWLB)와 YS 신호가 발생할 때 메모리 셀에 있는 데이터는 비트라인과 비트바라인을 통해 센스 앰프(22)를 통해 센싱한 후 LIO 라인을 통해 데이터를 메인 앰프(27)로 보내고, 이 신호는 메인 앰프(27)에서 센싱한 후 각각의 IO들에 출력한다.In the semiconductor memory device according to the present invention configured as described above, when the sub word line low active signal SWLB and the YS signal are generated, data in the memory cell is sensed through the sense amplifier 22 through the bit line and the bit bar line. Then, the data is sent to the main amplifier 27 through the LIO line, and this signal is sensed by the main amplifier 27 and then output to the respective IOs.

그러나 종래 기술과 달리 본 발명은 전체 뱅크(Bank)를 레프트(Left) MAT(20)와 라이트(Right) MAT(30)를 나누어 서로 같은 메인 워드라인 로우 엑티브 신호(MWLB)가 인에이블될 때 서로 다른 LIO 신호를 발생시켜, 레프트 MAT(20)에서 발생하는 LIO 라인은 센스 앰프(22) 사이를 통하여 오다가 라이트 MAT(30)와 만나는 시점에서 이 LIO 라인은 센스 앰프(22) 및 MAT(21)의 상 ·하를 지나게 하고, 라이트 MAT(30)에서는 기존과 같이 센스 앰프(22) 사이를 지나게 하여 기존에 비해 몇 배의 LIO 라인을 가지게 한다.However, unlike the prior art, the present invention divides the entire bank from the left MAT 20 and the right MAT 30 so that when the same main word line low active signal MWLB is enabled, By generating another LIO signal, the LIO line generated in the left MAT 20 comes through the sense amplifier 22 and at the point of encountering the write MAT 30, the LIO line is connected to the sense amplifier 22 and the MAT 21. ), And the right MAT (30) to pass through the sense amplifier 22 as in the past to have several times the LIO line than conventional.

이때 라이트 MAT(30)에서는 기존과 같이 LIO 라인들은 센스 앰프(22) 사이에 위치하게 되고 LIO 라인간의 커플링을 방지하기 위해 크로스 영역(26)에서 LIO 트위스트하고, 레프트 MAT(20)를 통하여 메인 앰프(27)로 나오는 LIO 라인은 커플링을 방지하게 위해 센싱 동작을 하지 않는 MWLB 라인 사이에 집어넣으므로쉴딩(Shielding)하고 메인 앰프(27)에 데이터를 보낸다.At this time, in the write MAT 30, the LIO lines are positioned between the sense amplifiers 22 as in the past, and the LIO twists in the cross region 26 to prevent coupling between the LIO lines. The LIO line coming out of the amplifier 27 is inserted between the MWLB lines which do not sense the operation to prevent the coupling and thus shields and sends data to the main amplifier 27.

도 3은 본 발명의 다른 실시예에 의한 반도체 메모리 장치를 나타낸 구성도이다.3 is a block diagram illustrating a semiconductor memory device according to another embodiment of the present invention.

도 3에 도시한 바와 같이, 복수개의 MAT로 구성해 각각 MWLB가 인에이블될 때 각각의 독립된 LIO 신호를 출력시키는 방법이고, MAT의 종류를 더 많게 구성할 때는 더 많은 LIO 신호를 출력시킬 수 있어 멀티 비트화시킬 수 있다.As shown in FIG. 3, a plurality of MATs are used to output each independent LIO signal when each MWLB is enabled, and more LIO signals can be output when more types of MATs are configured. It can be multi-bitized.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 메모리 장치는 다음과 같은 효과가 있다.As described above, the semiconductor memory device according to the present invention has the following effects.

첫째, 센스 앰프 사이즈를 키우지 않고 멀티 비트를 구성할 수 있고, 쉴딩 효과를 주기 위해 센싱에 사용하지 않는 라인 사이에 LIO 라인을 사용함으로 쉴딩에 사용하는 라인들을 줄일 수 있다.First, it is possible to configure multi-bits without increasing the sense amplifier size, and to reduce the shielding lines by using LIO lines between the lines not used for sensing to give a shielding effect.

둘째, MAT위로 지나는 LIO 라인을 각각 독립적으로 나눔으로 쉴딩 효과를 높여 커플링을 방지할 수 있다.Second, by separately dividing the LIO lines that pass over the MAT, the shielding effect can be enhanced to prevent coupling.

Claims

In a semiconductor memory device comprising a MAT, a sense amplifier, a Y-decoder, a sub word line decoder, a main word line decoder, a cross region, and a main amplifier,

The entire bank is divided into a plurality of MATs to generate different LIO signals when the same main word line low active signal is enabled, and the LIO lines generated from one MAT come between the sense amplifiers and meet with the other MAT. At this point in time, the LIO line passes through the top and bottom of the sense amplifier and the MAT, and passes through the sense amplifier in one side of the MAT.

The semiconductor memory device of claim 1, wherein the upper and lower LIO lines of the MAT are configured to replace a power mesh line.