KR100363298B1 - Method of fabricating lateral field emission devices using chemical-mechanical-polishing - Google Patents
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Abstract
본 발명은 화학적 기계적 연마(Chemical-Mechanical-Polishing: CMP) 방법을 이용한 측면형 전계 방출 소자의 제조방법에 관한 것이다. 기존의 측면형 전계 방출 소자는 열적 스트레스 방법이나 전기적 스트레스를 이용하여 제조하기 때문에 전계 방출을 위한 간격의 재현성에 문제가 있는데 반하여, 본 발명에서는 전계 방출 소자 탐침의 간격이 산화막 두께에 의해 결정되기 때문에 초 미세 간격의 형성이 가능하다. 즉, 초 미세 간격이므로 전계 방출 소자의 구동 전압이 매우 낮고, 구동 전류가 커지게 된다. 또한, 제조 공정이 매우 간단하며, 넓은 면적도 제조가 가능해서 디스플레이로도 응용 가능한 장점을 가진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for producing a side field emission device using a chemical mechanical polishing (CMP) method. Existing side type field emission devices have a problem in reproducibility of gaps for field emission because they are manufactured using thermal stress methods or electrical stresses, whereas in the present invention, the distance between field emission probes is determined by the oxide film thickness. The formation of ultra fine intervals is possible. That is, because of the ultra fine interval, the driving voltage of the field emission device is very low, and the driving current becomes large. In addition, the manufacturing process is very simple, and a large area can be manufactured, which has the advantage of being applicable as a display.
Description
본 발명은 전계 방출 소자의 제조방법에 관한 것으로, 특히 화학적 기계적 연마(Chemical-Mechanical-Polishing: CMP) 방법을 이용한 측면형 전계 방출 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a field emission device, and more particularly, to a method for manufacturing a side type field emission device using a chemical mechanical polishing (CMP) method.
현재, 전계 방출 소자는 평판 디스플레이(Flat Panel Display), 집적 회로의능동소자, 전자총(Electron Gun), 마이크로 관(Microwave Tubes), 각종 센서(예컨대, 압력 센서, 지문 센서, 자기 센서 등) 뿐만 아니라 다양한 분야에 많이 응용 되고 있다. 이러한 전계 방출 소자는 다음과 같은 특성이 요구된다. (1) 전계 방출을 위한 일함수(work function)를 낮추어야 한다. 그런데, 일함수는 물질의 고유 특성으로, 일함수가 낮으면 저 전압 작동은 가능하지만 안정된 전계 방출 특성을 얻기가 어려운 단점이 있다. (2) 탐침간의 간격을 줄여서 저 전압 작동을 하게 하여야 하며, (3) 방출 면적을 증가시켜서 구동 전류를 증가시켜야 하고, 이를 위해서 쐐기(wedge)형, 모서리(edge)형 전계 방출 소자 등을 제작하고 있다. (4) 안정화된 전계 방출 특성이 필요하다. 이를 위해서 DLC(Diamond Like Carbon) 코팅을 하기도 한다.Currently, field emission devices include flat panel displays, active devices in integrated circuits, electron guns, microwave tubes, various sensors (eg, pressure sensors, fingerprint sensors, magnetic sensors, etc.). It is widely applied in various fields. Such a field emission device requires the following characteristics. (1) The work function for field emission is to be lowered. However, the work function is inherent in the material, and if the work function is low, low voltage operation is possible, but it is difficult to obtain stable field emission characteristics. (2) Low voltage operation should be made by reducing the interval between probes. (3) Drive current should be increased by increasing the emission area. For this purpose, wedge type and edge type field emission devices are manufactured. Doing. (4) Requires stabilized field emission characteristics. For this purpose, DLC (Diamond Like Carbon) coating is also used.
그리고 전계 방출 소자는 전자 방출 방향에 따라 수직형과 측면형으로 나누어지는데, 본 발명의 제조방법이 적용되는 것은 기판의 수평 방향으로 전계 방출이 일어나는 측면형 전계 방출 소자이며, 또한 구동 전류를 증가시킬 수 있는 쐐기형 전계 방출 소자이다.In addition, the field emission device is divided into a vertical type and a side type according to the electron emission direction. The manufacturing method of the present invention is applied to a side type field emission device in which field emission occurs in a horizontal direction of the substrate, and further increases driving current. Wedge-shaped field emission device.
기존의 측면형 전계 방출 소자를 제조하는 방법과 특징은 크게 다음과 같다. (1) 전자선 묘화(Electron beam lithography)를 이용하여 측면형 전계 방출 소자를 제조하는 방법은 미소 패턴의 형성이 가능하다는 장점을 갖지만, 매우 비용이 많이 드는 단점을 가진다. (2) 다결정 실리콘에 높은 온도와 열을 가하여 열적 스트레스에 의해 다결정 실리콘이 끊어짐으로써 형성되는 미소 간격을 이용한 전계 방출 소자의 제조방법은 고온의 열적 스트레스를 이용하기 때문에 고온의 공정이필요하고 재현성이 떨어지는 단점이 있다. (3) PdO 박막을 패터닝하고 전기적인 스트레스에 의해 형성된 미소 간격을 이용하는 방법 역시 스트레스를 이용하기 때문에 재현성이 다소 떨어지는 단점이 있다.The method and characteristics of the conventional side field emission device are largely as follows. (1) The method of manufacturing the side-type field emission device by using electron beam lithography has the advantage of enabling the formation of a micro pattern, but has the disadvantage of being very expensive. (2) The method of manufacturing a field emission device using a micro-gap formed by applying a high temperature and heat to the polycrystalline silicon and breaking the polycrystalline silicon by thermal stress requires a high temperature process because it uses a high temperature thermal stress. There is a downside to falling. (3) The method of patterning a PdO thin film and using a small gap formed by electrical stress also has a disadvantage in that reproducibility is somewhat reduced because it uses stress.
따라서, 본 발명은 저 전압 구동이 가능하고, 전류 구동 능력이 큰 전계 방출 소자를 제조하는 방법을 제공하는 것이다.Accordingly, the present invention provides a method of manufacturing a field emission device capable of low voltage driving and having a large current driving capability.
본 발명의 다른 기술적 과제는 탐침 간의 간격이 매우 균일하고, 재현성 있는 전계 방출 소자를 제조하는 방법을 제공하는 것이다.Another technical problem of the present invention is to provide a method for manufacturing a field emission device having a very uniform spacing between probes and reproducibility.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 측면형 전계 방출 소자의 제조방법을 나타낸 단면도들로서:도 1a는 실리콘 기판 상에 제1 실리콘 산화막과 제1 다결정 실리콘막을 순차적으로 형성시키는 단계를 나타낸 도면;도 1b는 제1 다결정 실리콘막의 일부의 영역을 남기는 동시에 제1 실리콘 산화막 영역을 노출시키기 위해 비등방성 식각을 행한 후, 제2 실리콘 산화막을 그 위에 형성시키는 단계를 나타낸 도면;도 1c는 제2 실리콘 산화막 상에 제2 다결정 실리콘막을 형성시키는 단계를 나타낸 도면;도 1d는 화학적 기계적 연마(CMP) 공정을 이용하여 제2 다결정 실리콘막을 제2 실리콘 산화막의 상면 높이까지 연마하여 제2 다결정 실리콘막 영역을 형성하는 단계를 나타낸 도면;도 1e는 제2 실리콘 산화막에 습식식각 공정을 적용하여, 제1 다결정 실리콘막 영역 및 제1 및 제2 다결정 실리콘막 영역들의 측면에 있는 제2 실리콘 산화막을 제거하여 탐침간격을 형성한 후, 캐소드 전극과 애노드 전극을 서로 대향하도록 형성하는 단계를 나타낸 도면;도 1f는 캐소드 전극과 애노드 전극이 형성된 제1 및 제2 다결정 실리콘막 영역들 상에 캐소드 전극 및 애노드 전극에 전압을 인가하기 위한 금속배선을 형성하는 단계를 나타낸 도면;도 1g는 안정된 전자 방출을 위해 제2 및 제4 물질층 상에 금속 실리사이드를 구비하는 것을 특징으로 하는 전계 방출 소자의 제조 방법을 나타낸 도면;1A to 1E are cross-sectional views illustrating a method of manufacturing a side type field emission device according to an embodiment of the present invention: FIG. 1A illustrates a step of sequentially forming a first silicon oxide film and a first polycrystalline silicon film on a silicon substrate. FIG. 1B illustrates a step of anisotropic etching to expose a region of a first silicon oxide film while leaving a region of a portion of the first polycrystalline silicon film, and then forming a second silicon oxide film thereon; FIG. 2D shows a step of forming a second polycrystalline silicon film on a silicon oxide film; FIG. 1D is a second polycrystalline silicon film by polishing a second polycrystalline silicon film to an upper surface height of a second silicon oxide film using a chemical mechanical polishing (CMP) process. 1E illustrates a first polycrystalline silicon film by applying a wet etching process to a second silicon oxide film. Removing the second silicon oxide film on the sides of the reverse and first and second polycrystalline silicon film regions to form a probe gap, and then forming the cathode electrode and the anode electrode to face each other; FIG. 1F shows the cathode electrode And forming a metal wiring for applying a voltage to the cathode electrode and the anode electrode on the first and second polycrystalline silicon film regions in which the anode electrode and the anode electrode are formed; FIG. 1G shows the second and second layers for stable electron emission. 4 shows a method of manufacturing a field emission device comprising a metal silicide on a layer of material;
도 2a는 본 발명의 실시예에 의해 제작된 측면형 전계 방출 소자의 사시도;2A is a perspective view of a side field emission device fabricated by an embodiment of the present invention;
및 도 2b는 도 2a의 전계 방출 소자의 탐침 간격을 나타낸 확대도이다.And FIG. 2B is an enlarged view showing the probe interval of the field emission device of FIG. 2A.
상기 기술적 과제들을 달성하기 위한 본 발명의 측면형 전계 방출 소자의 제조방법은; 실리콘 기판 상에 제1 물질층을 형성하는 단계와; 상기 제1 물질층에 대해 높은 식각 선택비를 가지는 제2 물질층을 상기 제1 물질층 상에 형성하는 단계와; 상기 제2 물질층에 비등방성 식각을 적용하여 제2 물질층의 일부 영역을 남기는 동시에 상기 제1 물질층 영역을 노출시키는 단계와; 식각 후 잔류한 상기 제2 물질층 영역이 도전성을 갖도록 불순물로 도핑하는 단계와; 상기 제1 및 제2 물질층 영역들 상에 상기 제1 물질층과 동일한 재질의 제3물질층을 형성하되, 그 두께를 탐침간격과 동일하게 설정하여 형성하는 단계와; 상기 제3 물질층 상에 상기 제2 물질층과 동일한 재질의 제4 물질층을 형성하는 단계와; 제4 물질층에 대해 화학적 기계적 연마방법을 적용하여 상기 제4 물질층을 상기 제3 물질층의 상면 높이까지 제거하여, 제4 물질층 영역을 남기는 단계와; 상기 제4 물질층 영역이 도전성을 갖도록 불순물로 도핑하는 단계와; 상기 제3 물질층에 대해 습식식각 공정을 적용하여, 상기 제2 물질층 영역 및 상기 제2 및 제4 물질층 영역들의 측면에 있는 제3 물질층을 제거하는 단계와; 상기 제2 및 제4 물질층 영역을 패터닝하여 캐소드 전극 및 애노드 전극을 형성하는 단계와; 상기 캐소드 전극 및 애노드 전극에 전압을 인가하기 위한 금속배선을 형성하는 단계를 구비하는 것을 특징으로 한다.Method of manufacturing a side-type field emission device of the present invention for achieving the above technical problem; Forming a first layer of material on the silicon substrate; Forming a second material layer on the first material layer, wherein the second material layer has a high etching selectivity relative to the first material layer; Applying an anisotropic etching to the second material layer, leaving a portion of the second material layer and exposing the first material layer region; Doping with an impurity such that the second material layer region remaining after etching is conductive; Forming a third material layer of the same material as the first material layer on the first and second material layer regions, and setting the thickness of the third material layer to be equal to the probe interval; Forming a fourth material layer of the same material as the second material layer on the third material layer; Applying a chemical mechanical polishing method to the fourth material layer to remove the fourth material layer to an upper surface height of the third material layer, leaving a fourth material layer region; Doping with an impurity such that the fourth material layer region is conductive; Applying a wet etching process to the third material layer to remove the third material layer on the side of the second material layer region and the second and fourth material layer regions; Patterning the second and fourth material layer regions to form a cathode electrode and an anode electrode; And forming a metal wiring for applying a voltage to the cathode electrode and the anode electrode.
이 때, 상기 제2 및 제4 물질층은 다결정 실리콘막 혹은 비정질 실리콘막이며, 상기 제1 및 제3 물질층은 실리콘 산화막 또는 실리콘 질화막인 것이 바람직하다.In this case, the second and fourth material layers are polycrystalline silicon films or amorphous silicon films, and the first and third material layers are silicon oxide films or silicon nitride films.
상기 전계 방출 소자의 상면에 전기전도도가 높은 금속층을 더 증착하여도 좋다.A metal layer with high electrical conductivity may be further deposited on the top surface of the field emission device.
상기 전계 방출 소자가 다결정 실리콘 혹은 비정질 실리콘인 경우, 그 상면에 금속 실리사이드(metal silicide)로 형성하여도 좋다.When the field emission device is polycrystalline silicon or amorphous silicon, a metal silicide may be formed on the upper surface thereof.
상기 전계 방출소자를 수직형 디스플레이에 이용하기 위하여 캐소드 전극 및 애노드 전극 각각의 상부에 애노드 전극을 더 형성하여도 좋다.In order to use the field emission device for a vertical display, an anode electrode may be further formed on each of the cathode electrode and the anode electrode.
이하, 첨부 도면을 참조하여, 본 발명의 바람직한 실시예에 대해 설명한다.Hereinafter, with reference to the accompanying drawings, a preferred embodiment of the present invention will be described.
도 1a 내지 도 1g는 측면형 전계 방출 소자의 제조방법을 개략적으로 나타낸 공정 단면도들이다.1A to 1G are cross-sectional views schematically illustrating a method of manufacturing a side type field emission device.
도 1a에 도시된 공정단계에서는, 실리콘 기판(110) 상에 제1 실리콘 산화막(120)을 형성시킨다. 이어서, 제1 실리콘 산화막(120) 상에, 제1 실리콘 산화막(120)에 대해 식각 선택비가 높은 제1 다결정 실리콘(Polysilicon)막(130)을 형성시킨다.In the process step shown in FIG. 1A, the first silicon oxide film 120 is formed on the silicon substrate 110. Subsequently, a first polycrystalline silicon film 130 having a high etching selectivity with respect to the first silicon oxide film 120 is formed on the first silicon oxide film 120.
도 1b에 도시된 공정단계에서는, 제1 다결정 실리콘막(130)의 일부의 영역(130a)을 남기는 동시에 제1 실리콘 산화막 영역을 노출시키기 위해, 비등방성(Anisotropic) 식각 방법으로 박막의 옆면이 수직이 되도록 상기 제1 다결정 실리콘막을 식각한다. 식각 후, 잔류한 제1 다결정 실리콘막 영역(130a)이 도전성을 갖도록 제1 PSG층(Phospho-Silicate-Glass Layer)을 형성한 후, 제1 PSG층이 형성된 결과물을 열처리하여, 제1 다결정 실리콘막 영역(130a)에 제1 PSG층으로부터 인(Phosphorus)을 확산시킨다. 제1 실리콘 산화막 영역 및 제1 다결정 실리콘막 영역(130a)의 상면에, 탐침간격과 동일하게 설정된 제2 실리콘 산화막(140)을 등방성으로 형성시킨다.In the process step shown in FIG. 1B, the side surface of the thin film is vertically oriented by an anisotropic etching method in order to leave the region 130a of a portion of the first polycrystalline silicon film 130 and to expose the first silicon oxide film region. The first polycrystalline silicon film is etched to make it possible. After etching, after forming the first PSG layer (Phospho-Silicate-Glass Layer) so that the remaining first polycrystalline silicon film region 130a is conductive, the resultant formed the first PSG layer is heat-treated, the first polycrystalline silicon Phosphorus is diffused from the first PSG layer in the film region 130a. On the top surfaces of the first silicon oxide film region and the first polycrystalline silicon film region 130a, a second silicon oxide film 140 set equal to the probe interval is formed isotropically.
도 1c에 도시된 공정단계에서는, 제2 실리콘 산화막(140) 상에 제2 다결정 실리콘막(131)을 형성시킨다.In the process step shown in FIG. 1C, a second polycrystalline silicon film 131 is formed on the second silicon oxide film 140.
도 1d에 도시된 공정단계에서는, CMP 공정을 이용하여 제2 다결정 실리콘막(131)을 제2 실리콘 산화막(140)의 상면 높이까지 연마하여 제2 다결정 실리콘막 영역(131a)을 형성시킨다. CMP 공정에 사용되는 슬러리 (Slurry)는 실리콘과는 화학적 반응이 일어나고 실리콘 산화막과는 화학적 반응이 일어나지 않는 것을 사용하여 화학적 반응을 일으킨 실리콘만을 제거하고, 실리콘 산화막은 제거시키지 않는다. CMP 공정 중에, 제2 다결정 실리콘막(131)이 제2 실리콘 산화막(140)의 상단 높이까지만 제거되어야 한다. 이를 위해, 불균일한 연마에 의해 표면이 패이는 현상, 즉 디싱효과(dishing effect)를 방지하는 적절한 CMP 공정 조건을 선택하여야 한다.In the process step shown in FIG. 1D, the second polycrystalline silicon film 131 is polished to the top surface of the second silicon oxide film 140 using the CMP process to form the second polycrystalline silicon film region 131a. The slurry used in the CMP process uses only chemical reaction with silicon and no chemical reaction with silicon oxide film to remove only silicon that caused chemical reaction and does not remove silicon oxide film. During the CMP process, the second polycrystalline silicon film 131 should be removed only to the top height of the second silicon oxide film 140. To this end, it is necessary to select suitable CMP process conditions to prevent surface pitting due to non-uniform polishing, i.e. dishing effect.
이어서, 제2 다결정 실리콘막 영역(131a)에 제2 PSG층을 형성시키고, 제2 PSG층이 형성된 결과물을 열처리하여, 제2 다결정 실리콘막 영역(131a)에 제2 PSG층으로부터 인 (Phosphorus)을 확산시켜 도전성을 갖도록 한다.Subsequently, a second PSG layer is formed in the second polycrystalline silicon film region 131a, and the resultant in which the second PSG layer is formed is heat-treated to form phosphorus (Phosphorus) from the second PSG layer in the second polycrystalline silicon film region 131a. Diffuses to have conductivity.
도 1e에 도시된 공정단계에서는, 상기 탐침 간격을 위해 형성된 제2 실리콘 산화막(140)에 습식식각 공정을 적용하여, 제1 다결정 실리콘막 영역(130a) 및 상기 제1 및 제2 다결정 실리콘막 영역(130a,131a)들의 측면에 있는 제2 실리콘 산화막(140)을 제거하여 탐침간격(150)을 형성한다. 이때, 제2 다결정 실리콘막 하부에 제2 실리콘 산화막이 잔류한다(140a). 그 다음, 제1 및 제2 다결정 실리콘막 영역(130a,131a)들을 패터닝하여 캐소드 전극과 애노드 전극이 서로 대향하도록 형성한다. 도 1e에서 설명되지 않는 도면부호 120a는 습식식각 후에 잔류하는 제1 실리콘 산화막의 패턴을 나타낸다. 또한, 도면부호 140a는 습식식각 후에 제2 다결정 실리콘막 하부에 잔류하는 제2 실리콘 산화막 패턴을 나타낸다.In the process step shown in FIG. 1E, a wet etching process is applied to the second silicon oxide film 140 formed for the probe interval, so that the first polycrystalline silicon film region 130a and the first and second polycrystalline silicon film regions are formed. The probe gap 150 may be formed by removing the second silicon oxide layer 140 on the sides of the 130a and 131a. At this time, the second silicon oxide film remains below the second polycrystalline silicon film (140a). Next, the first and second polycrystalline silicon film regions 130a and 131a are patterned so that the cathode electrode and the anode electrode face each other. Reference numeral 120a, which is not described in FIG. 1E, denotes a pattern of the first silicon oxide film remaining after wet etching. Further, reference numeral 140a denotes a second silicon oxide film pattern remaining under the second polycrystalline silicon film after wet etching.
이어서, 도 1f와 같이, 캐소드 전극과 애노드 전극이 형성된 제1 및 제2 다결정 실리콘막 영역(130a,131a)들 상에 캐소드 전극 및 애노드 전극에 전압을 인가하기 위한 금속배선(160)을 형성한다.Subsequently, as shown in FIG. 1F, metal wiring 160 for applying voltage to the cathode electrode and the anode electrode is formed on the first and second polycrystalline silicon film regions 130a and 131a on which the cathode electrode and the anode electrode are formed. .
도 2a는 위의 방식으로 실제 제작된, 실리콘 기판(100) 상에 3개의 탐침(180) 구조를 가지는 다결정 실리콘막(130a,131a)과 상기 다결정 실리콘막의 대부분의 면적에 분포되어 있는 금속배선을 구비하는 것을 특징으로 하는, 측면형 전계 방출 소자의 사시도이다. 도면부호 180으로 표시된 탐침은 이와 같이 복수 개로 형성될 수 있다.FIG. 2A illustrates a polycrystalline silicon film 130a and 131a having three probe 180 structures on a silicon substrate 100 and a metal wiring distributed over most of the area of the polycrystalline silicon film. It is a perspective view of the side type field emission element characterized by including. A plurality of probes denoted by reference numeral 180 may be formed in this manner.
도 2b는 도 2a의 측면형 전계 방출 소자의 탐침간격을 나타낸 확대도로서, 전계 방출을 위한 간격은 300nm∼400nm의 범위 내에서 설정된다.FIG. 2B is an enlarged view showing the probe interval of the lateral type field emission device of FIG. 2A, wherein an interval for field emission is set within a range of 300 nm to 400 nm.
본 발명의 기본 구조를 그대로 유지하면서, 안정된 전자 방출을 위해 상기 제2 및 제4 물질층 상에 금속 실리사이드를 구비하는 것을 특징으로 하는 전계 방출 소자의 제조 방법을 도 1g를 참조하여 상세히 설명한다.A method of manufacturing a field emission device, which includes a metal silicide on the second and fourth material layers for stable electron emission while maintaining the basic structure of the present invention, will be described in detail with reference to FIG. 1G.
전술한 바와 같은 공정으로, 상기 제1 및 제2 다결정 실리콘막 영역(130a,131a)에 구비된 상기 제2 실리콘 산화막(140)에 습식식각 공정을 적용하여 탐침간격을 형성한 후, 제1 및 제2 다결정 실리콘막 영역(130a,131a) 상에 실리사이드용 금속(예컨대, Ti, Cr, Mo)(170)을 형성시킨다. 실리사이드용 금속(170)을 패터닝하여 캐소드 전극과 애노드 전극이 서로 대향하도록 형성하고 열처리를 하여 실리사이드를 형성한다. 상기 캐소드 전극 및 애노드 전극에 전압을 인가하기 위한 금속배선(160)을 형성한다.In the process described above, after forming a probe interval by applying a wet etching process to the second silicon oxide film 140 provided in the first and second polycrystalline silicon film regions 130a and 131a, the first and second gaps are formed. A silicide metal (eg, Ti, Cr, Mo) 170 is formed on the second polycrystalline silicon film regions 130a and 131a. The silicide metal 170 is patterned so that the cathode electrode and the anode electrode face each other, and a heat treatment is performed to form the silicide. Metal wiring 160 for applying a voltage to the cathode electrode and the anode electrode is formed.
또한, 본 발명에 따르면, 상기 제1 및 제2 다결정 실리콘막 영역(130a,131a)에 구비된 상기 제2 실리콘 산화막(140)에 습식식각 공정을 적용하여 탐침간격을 형성한 후, 제1 및 제2 다결정 실리콘막 영역(130a,131a) 상에 전기전도도가 높은 금 또는 백금을 더 형성하여 이용할 수 있다.In addition, according to the present invention, after forming a probe interval by applying a wet etching process to the second silicon oxide film 140 provided in the first and second polycrystalline silicon film regions (130a, 131a), the first and second Gold or platinum having high electrical conductivity may be further formed on the second polycrystalline silicon film regions 130a and 131a.
종래 기술에 따른 전계 방출 소자의 제조방법은 그 공정이 어렵고, 재현성이떨어지는 데 반하여, 상술한 바와 같이 화학적 기계적 연마 방법을 측면형 전계 방출 소자의 제조방법에 사용하면 저 전압 구동이 가능하고, 전류 구동 능력이 큰 전계 방출 소자를 제조할 수 있다. 특히, 본 발명에서는 동작 전압을 결정하는 탐침간의 간격이 실리콘 산화막의 두께에 의해 결정되기 때문에 기존의 사진 식각 공정(Lithography)으로는 불가능한 1000Å까지 탐침간격을 형성할 수 있으며, 그 간격을 매우 균일하게 하고 재현성있게 할 수 있다. 또한, 본 발명은 제조 공정이 매우 간단하고 저온 공정으로도 가능하기 때문에 대면적 디스플레이에 활용할 수 있으며, 현재 상용화를 위해 많은 연구가 진행중인 평판 디스플레이에도 응용할 수 있다. 또한, 저 전압 구동의 장점을 이용하여 전자원(Electron source)이 많이 이용되는 분야 뿐만 아니라 각종 센서로의 응용도 가능하다.The method of manufacturing a field emission device according to the prior art is difficult to process, and the reproducibility is deteriorated. However, when the chemical mechanical polishing method is used in the method of manufacturing a side type field emission device as described above, low voltage driving is possible, and the current A field emission device having a large driving capability can be manufactured. In particular, in the present invention, since the interval between the probes to determine the operating voltage is determined by the thickness of the silicon oxide film, it is possible to form the probe interval up to 1000 Å which is impossible with conventional photolithography, and the interval is very uniform. And reproducible. In addition, the present invention can be applied to large area displays because the manufacturing process is very simple and can be used at low temperature processes, and can be applied to flat panel displays that are currently being studied for commercialization. In addition, by utilizing the advantages of low voltage driving, it is possible to apply to various sensors as well as a field in which an electron source is widely used.
본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
Claims (9)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000028569A KR100363298B1 (en) | 2000-05-26 | 2000-05-26 | Method of fabricating lateral field emission devices using chemical-mechanical-polishing |
| PCT/KR2001/000874 WO2004075231A1 (en) | 2000-05-26 | 2001-05-25 | Method of forming a small gap and its application to the fabrication of a lateral fed |
| US10/048,148 US6702637B2 (en) | 2000-05-26 | 2002-01-25 | Method of forming a small gap and its application to the fabrication of a lateral FED |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000028569A KR100363298B1 (en) | 2000-05-26 | 2000-05-26 | Method of fabricating lateral field emission devices using chemical-mechanical-polishing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010107232A KR20010107232A (en) | 2001-12-07 |
| KR100363298B1 true KR100363298B1 (en) | 2002-11-30 |
Family
ID=19670407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000028569A KR100363298B1 (en) | 2000-05-26 | 2000-05-26 | Method of fabricating lateral field emission devices using chemical-mechanical-polishing |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100363298B1 (en) |
-
2000
- 2000-05-26 KR KR1020000028569A patent/KR100363298B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20010107232A (en) | 2001-12-07 |
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