KR100361521B1 - Method for manufacturing gate in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, PMOS 영역과 NMOS 영역상 각각에 더미게이트가 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 전 표면상에 층간절연막을 증착하는 단계; 상기 반도체 기판상의 더미게이트 전극이 노출될때까지 상기 층간 절연막을 연마하는 단계; 상기 PMOS 영역 및 NMOS 영역중 한 영역만을 선택하여 더미게이트를 제거하는 단계; 상기 더미게이트가 제거된 영역을 포함하는 반도체 기판 전 표면상에 게이트 절연막과 제1 금속층을 차례로 형성하는 단계; 상기 층간 절연막이 노출될때까지 상기 제1 금속층과 게이트 절연막을 제거하여 제1 금속게이트를 형성하는 단계; 상기 제1 금속게이트가 형성되지 않은 PMOS 및 NMOS 영역중 한 영역상에 존재하는 더미게이트를 제거하는 단계; 상기 제1 금속게이트를 포함하고 상기 더미게이트가 제거된 반도체 기판 전표면상에 게이트 절연막과 제2 금속층을 차례로 형성하는 단계; 및 상기 층간절연막이 노출될때까지 상기 제2 금속층 및 게이트 절연막을 제거하여 제2 금속게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 이에의해, 우수한 프로파일을 갖는 듀얼-금속게이트를 제조할 수 있게된다.The present invention relates to a method for manufacturing a gate of a semiconductor device, comprising: providing a semiconductor substrate having dummy gates formed on a PMOS region and an NMOS region, respectively; Depositing an interlayer insulating film on an entire surface of the semiconductor substrate; Polishing the interlayer insulating film until the dummy gate electrode on the semiconductor substrate is exposed; Selecting only one of the PMOS region and the NMOS region to remove the dummy gate; Sequentially forming a gate insulating film and a first metal layer on the entire surface of the semiconductor substrate including the region from which the dummy gate is removed; Removing the first metal layer and the gate insulating layer until the interlayer insulating layer is exposed to form a first metal gate; Removing the dummy gate existing on one of the PMOS and NMOS regions where the first metal gate is not formed; Sequentially forming a gate insulating film and a second metal layer on the entire surface of the semiconductor substrate including the first metal gate and the dummy gate removed; And removing the second metal layer and the gate insulating layer until the interlayer insulating layer is exposed to form a second metal gate. This makes it possible to manufacture dual-metal gates with good profiles.
Description
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 보다 구체적으로는, 다마신 공정을 적용한 듀얼-금속게이트 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a gate of a semiconductor device, and more particularly, to a method of manufacturing a dual-metal gate using the damascene process.
최근 서브-0.10 마이크론(sub-0.10 micron) 소자의 개발이 본격화 되면서 종래의 게이트 전극으로서 사용되던 폴리실리콘 게이트전극이나 폴리사이드 게이트전극등은 다음과 같은 한계에 부딪치게 되었다. 즉, 폴리실리콘 게이트는 게이트 공핍화현상으로 인한 게이트절연막의 유효두께증가, p+ 또는 n+폴리실리콘 게이트로부터 기판으로의 도펀트 침투현상 및 도펀트분포 변동에 의한 문턱전압의 변화등의 문제점이 발생하게 된다.With the recent development of sub-0.10 micron devices, polysilicon gate electrodes and polyside gate electrodes, which have been used as conventional gate electrodes, have encountered the following limitations. That is, the polysilicon gate causes problems such as an increase in the effective thickness of the gate insulating film due to the gate depletion phenomenon, a dopant penetration phenomenon from the p + or n + polysilicon gate into the substrate, and a change in the threshold voltage due to the dopant distribution variation.
또한, 종래의 폴리실리콘을 이용한 게이트로서는 더 이상 미세선폭상에서 요구되는 저저항값을 구현할 수 없다는 문제점이 존재한다.In addition, there is a problem that the gate using the conventional polysilicon can no longer implement the low resistance value required for the fine line width.
따라서, 종래의 폴리실리콘을 이용한 게이트를 대체할 수 있는 신물질 및 신구조의 게이트 전극에 대한 개발이 요구되고 있다.Therefore, there is a need for development of a new material and a gate electrode having a new structure that can replace a conventional gate using polysilicon.
이러한 요구에 따라 금속게이트 전극에 대한 개발이 적극적으로 추진되고 있는데, 금속게이트전극의 경우는 근본적으로 도펀트를 사용하지 않으므로 종래의 폴리실리콘 게이트에서 발생되었던 문제점이 존재하지 않을 뿐만 아니라 금속게이트전극으로써 일함수가 실리콘의 중간 밴드갭에 위치하는 금속을 사용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터영역에서 대칭적으로 문턱전압을 형성할 수 있는 단일 금속게이트를 형성할 수 있다. 이때, 금속게이트 전극물질로는 W, WN, Ti, TiN, Mo, MoN, Ta, TaN, Ti3Al, 및 Ti3AlN 등이 사용되고 있다.According to these demands, the development of the metal gate electrode is being actively promoted. In the case of the metal gate electrode, since the dopant is not fundamentally used, there is no problem occurring in the conventional polysilicon gate as well as the metal gate electrode. By using a metal whose function is located in the middle bandgap of silicon, it is possible to form a single metal gate capable of forming a symmetrical threshold voltage in the NMOS transistor and PMOS transistor regions. In this case, W, WN, Ti, TiN, Mo, MoN, Ta, TaN, Ti 3 Al, Ti 3 AlN, and the like are used as the metal gate electrode materials.
그러나, 단일금속게이트로 형성된 씨모스펫(CMOSFET) 소자를 제조하는 경우, NMOS 및 PMOS 영역에서 플랫밴드전압(Flat Band Voltage)이 감소하게 되어, 결과적으로 문턱전압이 증가하게 된다.However, when manufacturing a CMOSFET formed of a single metal gate, the flat band voltage is reduced in the NMOS and PMOS regions, resulting in an increase in the threshold voltage.
따라서, 상기 문턱전압을 낮추기 위하여 카운터 도핑을 통한 매몰채널(Buried Channel)을 형성하게 되는데, 이는 모스펫 소자의 쇼트채널이펙트 증가 및 누설전류의 증가등의 문제점을 초래하게 된다.Therefore, in order to lower the threshold voltage, a buried channel is formed through counter doping, which causes problems such as an increase in short channel effect and an increase in leakage current of the MOSFET device.
이에따라, 기존의 듀얼-폴리실리콘 게이트의 작동원리를 기본으로하여 서로 다른 일함수값(work function)을 갖는 이종의 금속게이트를 각각 NMOS 및 PMOS 영역에 분리하여 사용함으로써 최종적으로 듀얼-금속 게이트를 형성하고자 하는 시도가 활발히 이루어지고 있다.Accordingly, based on the operating principle of the existing dual-polysilicon gate, heterogeneous metal gates having different work functions are separately used in the NMOS and PMOS regions, respectively, to finally form the dual-metal gate. Attempts are being made actively.
이러한 관점에서, 종래기술에 따른 반도체 소자의 게이트 제조방법을 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.In this regard, the gate manufacturing method of the semiconductor device according to the prior art will be described with reference to FIGS. 1A to 1E.
도 1a 내지 도 1e는 종래의 듀얼-금속 게이트의 형성방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a conventional method of forming a dual-metal gate.
종래의 듀얼-금속 게이트의 형성방법은, 먼저, 도 1a를 참조하면, 반도체 기판(1)상에 필드산화막(2)을 형성시킨 다음, 공지된 기술인 마스크 및 이온주입공정을 통해 NMOS 및 PMOS 영역(3a, 3b)을 각각 형성한다.In the conventional method of forming a dual-metal gate, first, referring to FIG. 1A, a field oxide film 2 is formed on a semiconductor substrate 1, and then an NMOS and PMOS region is formed through a mask and ion implantation process. (3a, 3b) are formed, respectively.
그런다음, 상기 반도체 기판(1)상에 박막의 스크린 산화막(도시되지 않음)을 형성한 후, 포토 마스크 공정을 이용하여 NMOS 및 PMOS 영역(3a, 3b)에 대하여 각각 문턱전압 조정 이온주입 공정을 분리하여 실시한다.Then, a thin screen oxide film (not shown) is formed on the semiconductor substrate 1, and then a threshold voltage adjustment ion implantation process is performed on the NMOS and PMOS regions 3a and 3b, respectively, using a photomask process. Do it separately.
이어서, 도 1b에 도시된 바와같이, 상기 스크린 산화막을 제거한 후, 상기 반도체 기판(1) 전표면상에 게이트절연막(4), NMOS용 금속막(5) 및 배리어 메탈(6)을 순차적으로 형성한다.Subsequently, as shown in FIG. 1B, after the screen oxide film is removed, the gate insulating film 4, the NMOS metal film 5, and the barrier metal 6 are sequentially formed on the entire surface of the semiconductor substrate 1. .
이 때, 상기 NMOS용 금속막(5)은 그 페르미 에너지가 실리콘의 컨덕션 밴드 근처에 존재하는 금속물질을 의미한다.In this case, the NMOS metal film 5 refers to a metal material whose Fermi energy exists near the conduction band of silicon.
그 다음, 도 1c에 도시된 바와같이, 도면에는 도시하지 않았지만, NMOS 영역(3a)상에 식각마스크(미도시)를 형성하고, 이를 마스크로 포토/식각 공정을 실시하여 상기 PMOS 영역(3b)상의 배리어메탈(6) 및 NMOS용 금속막(5)을 차례로 제거한다.Next, as shown in FIG. 1C, an etching mask (not shown) is formed on the NMOS region 3a, although not shown in the drawing, and a photo / etch process is performed using the mask to perform the PMOS region 3b. The barrier metal 6 on the top and the metal film 5 for NMOS are sequentially removed.
이어서, 도 1d에 도시된 바와같이, 상기 반도체 기판(1) 전 표면상에 PMOS용 금속막(7)을 증착한다.Subsequently, as shown in FIG. 1D, a metal film 7 for PMOS is deposited on the entire surface of the semiconductor substrate 1.
그 다음 도 1e에 도시된 바와같이, 도면에는 도시하지 않았지만, 상기 PMOS용 금속막(7) 상에 식각마스크(미도시)를 형성하고, 이를 마스크로 포토/식각공정을 실시하여 NMOS 및 PMOS 영역(3a, 3b)상에 듀얼-금속 게이트(8a, 8b)를 각각 형성한다. 그런다음, 상기 반도체 기판(1) 전 표면상에 스페이서 질화막을 증착 및 전면식각(Blanket Etch)을 실시하여 듀얼-금속 게이트(7) 양측면에 스페이서(9)를 형성한다. 그리고나서, 상기 NMOS 및 PMOS 영역(3a, 3b)상에 소오스/드레인 이온주입을 실시하여 소오스/드레인 영역(10a, 10b)을 형성함으로써 듀얼-금속게이트로 구성된 씨모스펫 소자를 완성한다.Next, as shown in FIG. 1E, an etching mask (not shown) is formed on the PMOS metal film 7, which is not shown in the drawing, and a photo / etch process is performed using the mask to form an NMOS and PMOS region. Dual-metal gates 8a and 8b are formed on 3a and 3b, respectively. Then, a spacer nitride film is deposited and blanket etched on the entire surface of the semiconductor substrate 1 to form spacers 9 on both sides of the dual-metal gate 7. Then, source / drain ion implantation is performed on the NMOS and PMOS regions 3a and 3b to form source / drain regions 10a and 10b to complete a MOSFET device composed of dual-metal gates.
그러나, 종래의 듀얼-금속게이트로 구성된 씨모스펫 소자는 다음과 같은 문제점이 발생한다.However, the CMOS device composed of a conventional dual-metal gate has the following problems.
상기 N, PMOS용 금속막을 패터닝하여 금속게이트를 형성할 때, 금속 게이트 식각의 레시피(Recipe) 설정의 어려움과, 식각 및 이온주입 공정에서의 플라즈마 데미지, 게이트 형성 이후 진행되는 후속 열공정에 의한 열적 데미지 등의 문제점이 발생하게 된다.When patterning the N and PMOS metal layers to form a metal gate, difficulty in setting a recipe for metal gate etching, plasma damage in an etching and ion implantation process, and a thermal process performed after the gate formation Problems such as damage will occur.
또한, NMOS 및 PMOS 영역에서의 금속게이트(8a, 8b) 형성시, 그 높이와 구성물질이 서로 상이하기 때문에 도 1c에서의 포토/식각공정시 반도체 기판(1)의 손실이 발생하지 않도록 식각공정을 설정한다는 것이 매우 어렵다.In addition, when the metal gates 8a and 8b are formed in the NMOS and PMOS regions, their heights and constituent materials are different from each other, so that the etching process does not occur during the photo / etch process of FIG. 1C. It is very difficult to set up.
이에, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 다마신 게이트 제조공정에서 더미 게이트 제거공정 및 후속 금속게이트 형성공정을 각각 NMOS 및 PMOS 영역에 대하여 분리하여 실시함으로써 우수한 소자 특성을 갖춘 듀얼-금속게이트를 형성할 수 있는 반도체 소자의 게이트 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the conventional problems as described above, and excellent device characteristics by separately performing the dummy gate removal process and subsequent metal gate formation process for the NMOS and PMOS region in the damascene gate manufacturing process, respectively It is an object of the present invention to provide a method for manufacturing a gate of a semiconductor device capable of forming a dual-metal gate.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views illustrating a method for manufacturing a gate of a semiconductor device according to the prior art.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.2A to 2I are cross-sectional views illustrating a method of manufacturing a gate of a semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호설명 ** Explanation of Signs of Major Parts of Drawings *
11 : 반도체 기판 12 : 필드산화막11 semiconductor substrate 12 field oxide film
13a : NMOS 영역 13b : PMOS 영역13a: NMOS region 13b: PMOS region
14 : 스크린 산화막 15 : 더미게이트 산화막14 screen oxide film 15 dummy gate oxide film
16 : 더미게이트용 폴리 실리콘막16: polysilicon film for dummy gate
17 : 마스크막 18 : 스페이서17 mask layer 18 spacer
19a, 19b : 소오스/드레인 영역 20 : 층간 절연막19a, 19b: source / drain regions 20: interlayer insulating film
21: 마스크막 22, 24 : 게이트 절연막21: mask film 22, 24: gate insulating film
23 : 제1 금속층 25 : 제2 금속층23: first metal layer 25: second metal layer
40 : 더미 게이트 50 : 제1 금속게이트40: dummy gate 50: first metal gate
60 : 제2 금속게이트60: second metal gate
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 제조방법은, PMOS 영역과 NMOS 영역상 각각에 더미게이트가 형성된 반도체 기판을 제공하는단계; 상기 반도체 기판 전 표면상에 층간절연막을 증착하는 단계; 상기 반도체 기판상의 더미게이트 전극이 노출될때까지 상기 층간 절연막을 연마하는 단계; 상기 PMOS 영역 및 NMOS 영역중 한 영역만을 선택하여 더미게이트를 제거하는 단계; 상기 더미게이트가 제거된 영역을 포함하는 반도체 기판 전 표면상에 게이트 절연막과 제1 금속층을 차례로 형성하는 단계; 상기 층간 절연막이 노출될때까지 상기 제1 금속층과 게이트 절연막을 제거하여 제1 금속게이트를 형성하는 단계; 상기 제1 금속게이트가 형성되지 않은 PMOS 및 NMOS 영역중 한 영역상에 존재하는 더미게이트를 제거하는 단계; 상기 제1 금속게이트를 포함하고 상기 더미게이트가 제거된 반도체 기판 전표면상에 게이트 절연막과 제2 금속층을 차례로 형성하는 단계; 및 상기 층간절연막이 노출될때까지 상기 제2 금속층 및 게이트 절연막을 제거하여 제2 금속게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a gate of a semiconductor device, the method including: providing a semiconductor substrate having dummy gates formed on each of a PMOS region and an NMOS region; Depositing an interlayer insulating film on an entire surface of the semiconductor substrate; Polishing the interlayer insulating film until the dummy gate electrode on the semiconductor substrate is exposed; Selecting only one of the PMOS region and the NMOS region to remove the dummy gate; Sequentially forming a gate insulating film and a first metal layer on the entire surface of the semiconductor substrate including the region from which the dummy gate is removed; Removing the first metal layer and the gate insulating layer until the interlayer insulating layer is exposed to form a first metal gate; Removing the dummy gate existing on one of the PMOS and NMOS regions where the first metal gate is not formed; Sequentially forming a gate insulating film and a second metal layer on the entire surface of the semiconductor substrate including the first metal gate and the dummy gate removed; And removing the second metal layer and the gate insulating layer until the interlayer insulating layer is exposed to form a second metal gate.
상기 더미게이트 전극은 도핑된 더미 폴리실리콘막으로, 저압화학증기증착방법으로 2000 ~4000Å의 두께로 증착된다. 이 때, 상기 더미 폴리실리콘막의 도핑은 도펀트의 이온주입 공정 및 도펀트 가스의 인-시튜 증착법 중 하나에 의해 도핑되는 것을 특징으로 한다.The dummy gate electrode is a doped dummy polysilicon film and is deposited to a thickness of 2000 to 4000 kPa by a low pressure chemical vapor deposition method. At this time, the doping of the dummy polysilicon film is characterized in that the doping by one of the ion implantation process of the dopant and in-situ deposition method of the dopant gas.
상기 반도체 기판의 NMOS 및 PMOS 영역상에 더미게이트를 형성한 후, 스페이서 질화막을 증착한 다음, 전면식각을 실시함으로써 스페이서를 형성하는 단계를 더 포함하는데, 여기서, 상기 스페이서 질화막은 900 ~ 1200Å의 두께로 증착되는 것을 특징으로 한다.After forming the dummy gate on the NMOS and PMOS region of the semiconductor substrate, further comprising the step of depositing a spacer nitride film, and then forming a spacer by performing a full surface etch, wherein the spacer nitride film has a thickness of 900 ~ 1200Å It is characterized in that the deposition.
또한, 상기 스페이서를 형성한 후, 소오스/드레인 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 더 포함한다.The method may further include forming a source / drain region by performing source / drain ion implantation after forming the spacer.
상기 층간절연막은 5000 ~ 7000Å의 두께로 증착되며, 상기 더미게이트는 감광막 패턴이 식각장벽으로 이용되어 건식 및 습식식각중 하나에 의해 제거되는데 여기서, 상기 감광막 패턴은 500 ~ 800Å의 두께로 증착된다.The interlayer insulating layer is deposited to a thickness of 5000 ~ 7000Å, the dummy gate is removed by one of dry and wet etching using a photoresist pattern as an etching barrier, wherein the photoresist pattern is deposited to a thickness of 500 ~ 800Å.
상기 게이트 절연막은 산화막, 옥시 나이트라이드 및 고유전율막 중 하나에 의해 형성될 수 있다.The gate insulating film may be formed by one of an oxide film, an oxy nitride, and a high dielectric constant film.
상기 제1, 제2 금속게이트 형성시, 층간절연막이 노출될때까지의 제1, 제2 금속층 및 게이트 절연막의 제거공정은 화학적기계연마 및 에치백 공정 중 하나에 의해 제거되는 것을 특징으로 한다.In the formation of the first and second metal gates, the removing of the first and second metal layers and the gate insulating layer until the interlayer insulating layer is exposed is removed by one of chemical mechanical polishing and etch back processes.
이하, 본 발명에 따른 반도체 소자의 게이트 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a gate of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2i는 본 발명의 게이트 제조방법으로 다마신 공정을 이용한 듀얼-금속게이트 제조방법을 설명하기 위한 제조공정 단면도이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a dual-metal gate using a damascene process as a method of manufacturing a gate according to the present invention.
먼저, 도 2a에 도시된 바와같이, 반도체 기판(11)의 소정 부분에 소자 형성 영역과 소자분리 영역을 한정하는 필드산화막(12)을 형성한다.First, as shown in FIG. 2A, a field oxide film 12 defining an element formation region and an element isolation region is formed in a predetermined portion of the semiconductor substrate 11.
그 다음, 공지된 기술인 마스크 및 이온주입 공정을 실시하여 상기 반도체 기판(11) 내에 P-웰(13a, 이하: NMOS 영역) 및 N-웰(13b, 이하: PMOS영역)을 형성한다.Then, a well-known mask and ion implantation process is performed to form a P-well 13a (hereinafter referred to as an NMOS region) and an N-well 13b (hereinafter referred to as a PMOS region) in the semiconductor substrate 11.
이어서, 도 2b에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b)을 포함하는 상기 반도체 기판(11)의 전체 표면상에 스크린 산화막(14)을 바람직하게 50~100Å의 두께로 형성한다. 그 다음, 포토/마스크 공정을 이용하여 NMOS 및 PMOS 영역(13a, 13b)상에 각각 문턱전압 이온주입 공정을 수행하고, 상기 스크린 산화막(14)을 제거한다.Subsequently, as shown in FIG. 2B, a screen oxide film 14 is formed on the entire surface of the semiconductor substrate 11 including the NMOS and PMOS regions 13a and 13b to a thickness of preferably 50 to 100 GPa. . Next, a threshold voltage ion implantation process is performed on the NMOS and PMOS regions 13a and 13b using a photo / mask process, and the screen oxide layer 14 is removed.
이 때, 상기 이온주입의 도펀트는 NMOS 영역(13a)에 대해서는 보론이나 이불화붕소(BF2)를 이용하고, PMOS 영역(13b)에 대해서는 비소나 인을 이용하여 이온주입을 실시한다.At this time, the dopant for ion implantation is ion implanted using boron or boron difluoride (BF2) in the NMOS region 13a and arsenic or phosphorus in the PMOS region 13b.
이어서, 도 2c에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b)을 포함하는 상기 반도체 기판(11)상 각각에 더미게이트 산화막(15)을 성장시키고, 전체 구조의 상면에, 더미게이트용 폴리실리콘막(16)을 증착한다. 이 때, 상기 더미게이트용 폴리실리콘막(16)은 저압화학증기증착 방법을 이용하여 바람직하게 2000 ~ 4000Å 두께로 증착한다.Subsequently, as shown in FIG. 2C, a dummy gate oxide film 15 is grown on each of the semiconductor substrate 11 including the NMOS and PMOS regions 13a and 13b, and a dummy gate is formed on the upper surface of the entire structure. A polysilicon film 16 is deposited. At this time, the dummy gate polysilicon film 16 is deposited to a thickness of preferably 2000 to 4000 kPa using a low pressure chemical vapor deposition method.
또한, 더미 폴리실리콘막의 도핑은 도펀트의 이온주입 공정 또는 도펀트 가스의 인-시튜 증착법을 이용하여 실시할 수 있다.In addition, the doping of the dummy polysilicon film may be performed using an ion implantation process of a dopant or an in-situ deposition method of a dopant gas.
그 다음, 도 2d에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b) 각각의 더미게이트용 폴리 실리콘막(16) 상부에 마스크막(17)을 형성한다. 이 때, 상기 마스크막(17)은 바람직하게 800 ~ 1000Å의 두께로 형성한다.Next, as shown in FIG. 2D, a mask film 17 is formed over the dummy silicon polysilicon film 16 of each of the NMOS and PMOS regions 13a and 13b. At this time, the mask film 17 is preferably formed to a thickness of 800 ~ 1000Å.
이어서, 상기 마스크막(17) 상부에 식각마스크(미도시)를 형성하고, 상기 식각 마스크를 이용하여 마스크막(17)을 패터닝 한다.Subsequently, an etching mask (not shown) is formed on the mask layer 17, and the mask layer 17 is patterned using the etching mask.
그런다음, 상기 식각 마스크를 제거하고, 상기 마스크막을 마스크로 하여 더미게이트용 폴리 실리콘막(16) 및 더미게이트 산화막(15)을 차례로 패터닝하여 더미게이트(40)를 형성한다.Thereafter, the etching mask is removed, and the dummy gate polysilicon layer 16 and the dummy gate oxide layer 15 are sequentially patterned using the mask layer as a mask to form the dummy gate 40.
그 다음, 도 2e에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b)상에 각각 형성된 더미게이트(40)를 포함한 전체 구조의 표면상에 공지된 후속 공정, 예를들어, 상대적으로 낮은 도우즈 및 에너지의 이온주입 공정과, 스페이서(18) 형성 공정과 상대적으로 높은 도우즈 및 에너지의 이온주입 공정을 순차적으로 진행하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(19a, 19b)을 형성한다.Then, as shown in FIG. 2E, subsequent processes known on the surface of the overall structure, including dummy gates 40 formed on the NMOS and PMOS regions 13a and 13b, respectively, for example, relatively low Source / drain ion implantation process, spacer 18 formation process and relatively high dose and energy ion implantation process are sequentially performed to perform source / drain regions 19a and 19b of LDD (Lightly Doped Drain) structure. To form.
이 때, 상기 스페이서(18)는 전체구조의 상면에 스페이서 질화막(미도시)을 900 ~ 1200Å 두께로 증착하고, 이를 전면식각하여 상기 더미게이트(40) 양측벽에 스페이서(18)를 형성한다.At this time, the spacer 18 deposits a spacer nitride layer (not shown) on the upper surface of the entire structure to a thickness of 900 ~ 1200Å, and etching the entire surface to form the spacer 18 on both side walls of the dummy gate 40.
이어서, 도 2f에 도시된 바와같이, 상기 더미게이트(40)가 형성된 반도체기판(11)의 전체 표면상에 층간절연막(20)을 증착하고, 상기 NMOS 및 PMOS 영역(13a, 13b) 각각의 더미게이트(40)가 노출되도록 상기 층간절연막(20)을 연마한다.Subsequently, as shown in FIG. 2F, an interlayer insulating film 20 is deposited on the entire surface of the semiconductor substrate 11 on which the dummy gate 40 is formed, and the dummy of each of the NMOS and PMOS regions 13a and 13b. The interlayer insulating film 20 is polished to expose the gate 40.
이 때, 상기 층간절연막(20)은 바람직하게 5000 ~ 7000Å의 두께로 증착한다.At this time, the interlayer insulating film 20 is preferably deposited to a thickness of 5000 ~ 7000Å.
그 다음, 도 2g에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b)중 어느하나, 예컨대, PMOS 영역(13b)상의 더미게이트(40)만을 덮는 마스크막(21)을 형성한다.Next, as shown in FIG. 2G, a mask film 21 covering only one of the dummy gates 40 on the NMOS and PMOS regions 13a and 13b, for example, the PMOS region 13b, is formed.
이어서, 상기 마스크막(21)을 식각장벽으로 하여 상기 NMOS 영역(13a)상의 더미게이트, 즉 더미게이트용 폴리실리콘막(16) 및 더미게이트 산화막(15)을 건식 또는 습식식각 방법중 하나를 선택하여 상기 반도체 기판(11)의 NMOS 영역(13a)을노출시키는 식각공정을 실시한다.Subsequently, one of dry or wet etching methods of the dummy gate on the NMOS region 13a, that is, the polysilicon layer 16 and the dummy gate oxide layer 15 on the NMOS region 13a is selected using the mask layer 21 as an etch barrier. An etching process for exposing the NMOS region 13a of the semiconductor substrate 11 is performed.
그 다음, 상기 NMOS 영역(13a)이 노출된 상기 반도체 기판(11)의 전면상에 게이트 절연막(22) 및 제1 금속층(23)을 순차적으로 형성한다. 여기서, 상기 제1 게이트 절연막(22)은 산화막, 옥시 나이트라이드, 고유전율막 등중 어느 하나를 선택하여 증착한다.Next, the gate insulating layer 22 and the first metal layer 23 are sequentially formed on the entire surface of the semiconductor substrate 11 where the NMOS region 13a is exposed. The first gate insulating layer 22 may be deposited by selecting any one of an oxide film, an oxy nitride, a high dielectric constant film, and the like.
이어서, 도 2h에 도시된 바와같이, 상기 층간절연막(20)이 노출될때까지 상기 제1 금속층(23), 게이트 절연막(22) 및 마스크막(21)을 차례로 제거하여 제1 금속게이트(50)를 형성한다.Subsequently, as shown in FIG. 2H, the first metal layer 23, the gate insulating layer 22, and the mask layer 21 are sequentially removed until the interlayer insulating layer 20 is exposed, and thus the first metal gate 50 is removed. To form.
그 다음, 상기 NMOS 영역(13a)상부의 소정부분을 덮는 마스크막(미도시)을 형성하고, 상기 마스크막을 식각장벽으로 하여 PMOS 영역(13b)상의 더미게이트용 폴리실리콘막(16) 및 더미게이트 산화막(15)을 차례로 식각하여 상기 반도체 기판(11)의 PMOS 영역(13b)을 노출시킨다.Next, a mask film (not shown) covering a predetermined portion of the upper portion of the NMOS region 13a is formed, and the dummy silicon polysilicon film 16 and the dummy gate on the PMOS region 13b with the mask layer as an etch barrier. The oxide film 15 is sequentially etched to expose the PMOS region 13b of the semiconductor substrate 11.
이어서, 도 2i에 도시된 바와같이, 상기 PMOS 영역(13b)이 노출된 반도체 기판(11) 전면상에 게이트 절연막(24) 및 제2 금속층(25)을 순차적으로 형성한다. 이어서, 상기 층간절연막(19)이 노출될때까지 제2 금속층(25) 및 게이트 절연막(24)을 제거하여 제2 금속게이트(60)를 형성함으로써 이종의 금속쌍을 가지는 듀얼-금속게이트를 형성한다. 여기서, 상기 제1, 제2 금속게이트(50, 60) 형성시, 층간절연막(20)이 노출될때까지의 제1, 제2 금속층 및 게이트 절연막의 제거공정은 화학적기계연마 및 에치백 공정 중 어느 하나의 방법을 통해 제거할 수 있다.Subsequently, as shown in FIG. 2I, the gate insulating layer 24 and the second metal layer 25 are sequentially formed on the entire surface of the semiconductor substrate 11 where the PMOS region 13b is exposed. Subsequently, the second metal gate 25 is formed by removing the second metal layer 25 and the gate insulating layer 24 until the interlayer insulating layer 19 is exposed, thereby forming a dual-metal gate having heterogeneous metal pairs. . Here, in the formation of the first and second metal gates 50 and 60, the removing of the first and second metal layers and the gate insulating layer until the interlayer insulating layer 20 is exposed may be any of chemical mechanical polishing and etch back processes. It can be removed by one method.
상기에서 설명한 바와같이, 본 발명에 따른 반도체 소자의 게이트 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the gate manufacturing method of the semiconductor device according to the present invention has the following effects.
본 발명에 다른 반도체 소자의 게이트 제조방법에 있어서는, 통상적인 다마신 제조공정에서 더미게이트 식각공정 및 금속게이트 형성공정을 각각 NMOS 및 PMOS 영역에 대해 분리하여 실시함으로써 우수한 프로파일을 가지는 듀얼-금속 게이트를 제조할 수 있다.In the method of manufacturing a gate of a semiconductor device according to the present invention, in the conventional damascene manufacturing process, the dummy gate etching process and the metal gate forming process are separately performed for the NMOS and PMOS regions, respectively, to provide a dual-metal gate having an excellent profile. It can manufacture.
또한, 그 결과 종래의 식각방법을 이용하여 금속게이트를 패터닝하는 듀얼-금속게이트 제조공정상에서 발생하는 공정 및 소자특성상의 문제점들을 효율적으로 해결할 수 있는 기술적 기반을 제공함으로써 궁극적으로는 고집적 반도체 소자를 안정적으로 제조할 수 있는 효과가 있다.In addition, as a result, by providing a technical foundation that can efficiently solve the problems of the process and device characteristics that occur in the dual-metal gate manufacturing process patterning the metal gate using a conventional etching method, ultimately to stabilize the highly integrated semiconductor device It can be produced by the effect.
기타, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.In addition, it can implement in various changes within the range which does not deviate from the summary of this invention.
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