KR100359967B1 - 박막압전소자및박막압전소자의제조방법및회로소자 - Google Patents

박막압전소자및박막압전소자의제조방법및회로소자 Download PDF

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Abstract

웨이퍼(11)상의 위치에 따라, 상부 전극(18a, 18b)의 길이 Le나 폭 We, 입출력 상부 전극(18a, 18b)간 거리 Lg, 인출 전극(19a, 19b)의 길이 La나 폭 Wa, 본딩 패드(20a, 20b)의 면적, 본딩 패드(20a, 20b)에 전기적으로 접속된 컨덴서의 전극면적등의 박막 압전 소자(12a, 12b, 12c)의 패턴 형상 중 적어도 하나이상을 바꿈에 따라, 상기 웨이퍼(11) 상의 위치에 따라 생기는 상기 박막 압전 소자(12a, 12b, 12c)의 특성 변동을 보상하고, 상기 웨이퍼(11) 상의 위치에 상관없이 동일한 특성의 박막 압전 소자(12a, 12b, 12c)를 실현한다.

Description

박막 압전 소자 및 박막 압전 소자의 제조 방법 및 회로 소자
박막 압전 소자는 압전체 재료가 전기 신호와 탄성파와의 변환 작용을 행하는 것을 이용하여 공진기나 필터로서 동작하는 것이다.
도 34, 도 35, 도 36 및 도 37은 예를 들면 일본국 공개 특허 공보 "특개소 61-269410"(이하, 문헌 1이라고 적음)에 도시되어 있는 종래 이런 종류의 박막 압전 소자를 나타내는 도면이다.
도 34는 종래의 이 종류의 박막 압전 소자의 구조를 나타내는 도면이다.
도 35는 도 34중의 A-A 사이의 단면도이다.
도면 중, 참조 부호 1은 유리 기판, 2는 산화 아연(ZnO)으로 이루어지는 압전 박막, 3은 입력측 인디지탈(interdigital) 전극, 4는 출력측 인터디지탈 전극, 5는 전극 핑거, 6은 알루미늄(Al)으로 이루어지는 대향 전극이다.
도 36 및 도 37은 도 34 및 도 35에 도시된 종래 이 종류의 박막 압전 소자의 특성을 나타내는 도면이고, 도 36은 음속 VS와 규격화 막 두께 kh와의 관계를 나타내는 도면, 도 37은 전기 기계 결합 계수 K2와 규격화 막 두께 kh와의 관계를 나타내는 도면이다.
도 38, 도 39 및 도 40은 일본국 공개 특허 공보 "특개소63-18708"(이하, 문헌 2라고 적음)에 도시되어 있는 종래의 이 종류의 박막 압전 소자를 나타내는 도면이다.
도 38은 도 35와 동일한 단면도이다.
도 39는 도 38에 도시된 종래의 이 종류의 박막 압전 소자의 음속 VS와 규격화 막 두께 kh와의 관계를 나타내는 도면, 도 40은 전기 기계 결합 계수 K2와 규격화 막 두께 kh와의 관계를 나타내는 도면이다.
도 41 및 도 42는 일본국 공개 특허 공보 "특개평2-189011"(이하, 문헌 3이라고 적음)에 도시되어 있는 종래의 이 종류의 압전 소자를 나타내는 도면이다.
도면 중, 참조 부호 5는 전극 핑거이고, 7은 기판이 되는 압전체이다.
이어서, 도 34 ∼ 도 42를 이용하여, 동작에 대해 설명한다.
도 34 및 도 35로써, 유리 기판(1) 위에 전극 핑거(5)가 형성되고, 또한 산화아연(ZnO)으로 이루어지는 압전 박막(2)이 형성되어 있다. 입력측 인터디지탈 전극(3)에 인가된 전기 신호는, 교차하는 전극 핑거(5) 부분에 전계를 만든다. 상기 전계에 의해 상기 압전 박막(2)은 신축되어 탄성파를 여진한다. 상기 입력측 인터디지탈 전극(3)에서 여진된 탄성파는, 표면에 평행하게 전파되고, 전계와 탄성 진동을 수반하여 출력측 인터디지탈 전극(4)에 이른다. 상기 출력측 인터디지탈전극(4)에서는, 상기 탄성파가 만드는 전계를 다시 전극 핑거(5)가 수신하여, 전기 신호로 복귀한다. 전기 신호와 탄성파와의 변환은 가역성이 성립하므로, 상기 탄성파가 만드는 전계를 전기 신호로 복귀하는 프로세스는 입력측 인터디지탈 전극(3)의 경우와 동일하다고 생각해도 된다.
도 35에 도시된 바와 같은 압전 박막(2) 중을 전파하는 탄성파에는, 몇개의 모드가 있다. 예를 들면, 표면에 에너지가 집중하여 표면에 평행한 방향으로 전파하는 표면 탄성파나, 표면에 평행한 방향으로 전파하는 벌크파나 두께 방향으로 전파하는 벌크파 등의 많은 모드가 존재한다. 어떤 모드의 탄성파가 어떠한 강도로 여진될지는, 사용하는 재료 및 재료의 조합이나, 각 재료의 두께등의 물리 치수 및 탄성파를 여진하는 전극의 구조등에 의해 결정된다. 도 35에 도시된 박막 압전 소자에서는, 표면 탄성파를 이용하고 있다. 도 34 및 도 35에 도시된 바와 같은 전극 핑거(5)의 구조는 표면 탄성파의 여진에 널리 이용되고 있다.
상기 입력측 인터디지탈 전극(3)에 인가된 전기 신호로부터 상기 표면 탄성파로 변환되는 효율은, 이러한 박막 압전 소자의 성능에 크게 관계하는 량이고, 이 변환 효율을 나타내는 성능 지수 중 하나에 전기 기계 결합 계수 K2가 있다. 전기 기계 결합 계수 K2가 클수록, 예를 들면 보다 저손실의 필터를 실현할 수 있거나, 혹은 보다 넓은 휴대 지역인 필터를 실현할 수 있거나 하는 특징이 있다. 이 전기 기계 결합 계수 K2는, 사용하는 재료 및 재료의 조합이나, 각 재료의 두께등의 물리 치수 및 탄성파를 여진하는 전극의 구조 등에 따라 결정된다.
문헌 1에 도시된 종래의 이 종류의 박막 압전 소자는, 유리 기판(1)에 밀도 ρ=5.7±0.3, 라메 정수(Lame's constant) μ=(0.48±0.02)×1011N/㎡, 포아슨비(Poisson's ratio) σ=0.25의 PbO-B2O3계 유리를 이용하고, 전극 핑거(5)에 알루미늄을 이용하여 압전 박막(2)에 산화 아연(ZnO)을 이용하고 있다. 또한, 두께는 전극 핑거(5)가 0.1㎛, 압전 박막(2)이 0.3 ∼ 25.5㎛, 대향 전극(6)이 0.1㎛이다. 이와 같이 구성된 박막 압전 소자의 특성이, 도 36 및 도 37에 도시된 바와 같이 되는 것이 문헌 1 중에서 진술되어 있다.
도 36은 음속 VS와 규격화 막 두께 kh와의 관계를 나타내는 도면, 도 37은 전기 기계 결합 계수 K2와 규격화 막 두께 kh와의 관계를 나타내는 도면이다.
여기서, h는 압전 박막(2)의 두께, k는 표면에 평행한 방향으로 전파하는 표면 탄성파의 파수이다. 규격화 막 두께 kh는, 파수 k와 두께 h의 곱이다. 탄성파의 파장을 λ, 주파수를 f로 하면, 파수 k는 (2π/λ) 또는 (2πf/VS)이기 때문에, 어떤 일정한 주파수 f에 고정된 경우에, 파수 k는 일정치이고, 횡축의 규격화 막 두께 kh는 두께 h로 치환하여 생각할 수 있다. 즉, 도 36은 어떤 일정한 주파수 f에 대해 생각하는 경우의, 압전 박막(2)의 두께 h와 음속 VS와의 관계를 나타내고 있고, 상기 두께 h가 변화해도, 음속 VS는 거의 일정치가 되는 것을 나타내고 있다. 또한, 도 37은 어떤 일정한 주파수 f에 대해 생각하는 경우, 압전 박막(2)의 두께h와 전기 기계 결합 계수 K2와의 관계를 나타내고 있고, kh가 3으로부터 4에 이르는 범위에서는, 전기 기계 결합 계수 K2가 거의 최대이고, 또한 일정한 값이 되는 것을 나타내고 있다.
따라서, 상기된 바와 같이 유리 기판(1) 등의 재질을 선택함으로써, 상기 압전 박막(2)의 두께가 변동돼도, 상기 박막 압전 소자의 음속 VS나 전기 기계 결합 계수 K2를 거의 일정치로 할 수 있다. 음속 VS는, 상기 박막 압전 소자의 중심 주파수에 관계하고, 전기 기계 결합 계수 K2는 상기 박막 압전 소자의 삽입 손실에 크게 관여한다. 따라서, 도 36, 도 37은 규격화 막 두께 kh가 3으로부터 4의 범위가 되도록 주파수 f 및 상기 압전 박막(2)의 두께 h의 범위에서는 상기 박막 압전 소자는 중심 주파수나 삽입 손실이 거의 일정치가 되는 것을 나타내고 있다.
도 38은 문헌 2에 나타낸 종래의 이 종류의 박막 압전 소자를 나타내는 도면이다. 도 35의 경우와 마찬가지로, 단면도이다.
도면 중, 참조 부호 1은 유리등의 기판, 2는 산화아연(ZnO), 혹은 질화알루미늄(AlN) 등으로 이루어지는 압전 박막, 5는 인터디지탈 전극을 구성하는 전극 핑거이다.
도 38에 도시된 종래의 이 종류의 박막 압전 소자도 도 34, 도 35의 경우와 마찬가지로, 표면 탄성파를 이용하고 있다. 유리 기판(1) 상에 전극 핑거(5)를 구성하여, 그 위에 압전 박막(2)을 형성하는 구조도, 도 35에 도시된 구조에 유사하다. 그러나, 이 예에서는 압전 박막(2) 위에 대향 전극(6)을 형성하지 않는다. 상호 교차하는 전극 핑거(5)가 만드는 전계에 의해 표면 탄성파가 여진되는 것도 도 34, 도 35에 도시된 경우와 동일하지만, 상기 압전 박막(2) 표면에 금속이 없기 때문에, 도 34, 도 35에 도시된 경우와는 다른 특성을 나타낸다.
도 39는 규격화 막 두께 kh와 음속 VS와의 관계를 나타내는 도면, 도 40은 규격화 막 두께 kh와 전기 기계 결합 계수 K2의 관계를 나타내는 도면이다.
도 34 및 도 35에 도시된 경우와 구조나 재료가 닮은 것에도 불구하고, 도 36 및 도 37과 다른 특성을 나타내는 것은, 상기 압전 박막(2) 표면에 금속이 없는 것에 기인한다. 도 39에 도시된 경우에는, 도 36에 도시된 경우와 달리, 규격화 막 두께 kh가 변화하면 음속 VS가 변화한다. 한편, 전기 기계 결합 계수 K2는 규격화 막 두께kh가 2이상의 영역에서 2이상의 큰 값이 된다. 이 때문에, 규격화 막 두께 kh가 2이상의 범위에서 압전 박막(2)의 두께 h를 바꾼 경우, 음속 VS는 변화하지만, 전기 기계 결합 계수 K2는 크게 변화하지 않는다. 즉, 박막 압전 소자의 중심 주파수를, 압전 박막(2)의 두께 h를 직접 변화시킴으로써 조정한다. 문헌 2 중에서는, 상기 압전 박막(2)의 두께 h의 조정 수단으로서, 예를 들면 에칭에 의해 얇아지는 방법과 스퍼터에 의해 두껍게 하는 방법을 나타내고 있다. 도 38에 도시된 구조이면, 상기 압전 박막(2)을 에칭이나 스퍼터에 따라 변화시켜도, 전극 핑거(5)에는 영향이 없다.
도 41 및 도 42는 문헌 3에 도시된 종래의 이 종류의 압전 소자를 나타내는 도면이다.
이 경우에는, 압전 박막(2)을 사용하지 않고, 압전체(7)를 사용하고 있다. 5는 전극 핑거이다.
도 41에 도시된 종래의 이 종류의 압전 소자는, 전극 핑거(5)에 의해 표면 탄성파를 여진하여 이용하는 표면 탄성파 소자이다. 상기 전극 핑거(5) 중을 전파하는 표면 탄성파는, 전극 핑거(5)의 전기적인 경계 조건에 따른 효과와, 전극 핑거(5)의 질량 부하에 따른 효과에 의해, 상기 전극 핑거(5)가 없는 영역에서의 음속과 다른 음속이 되는 것이 알려져 있다. 도 41에 도시된 표면 탄성파 소자는, 전극 재료에칭에 의해 전극 핑거(5)의 두께를 변화시키는 것으로, 상기 질량 부하 효과에 따라 음속을 변화시키고, 상기 표면 탄성파 소자의 중심 주파수의 조정을 행한다. 전극 핑거(5)의 질량 부하 효과에 따른 주파수의 변화에 대해서는, 문헌 "전자 정보 통신 학회 논문지 A, Vol. J74-A, No. 9, pp. 1359-1365, 1991년 9월" (이하, 문헌 4라고 적음) 중에 자세히 진술되어 있다.
도 42에 도시된 종래의 이 종류의 압전 소자에서는, 압전체(7)의 전극 핑거(5)가 없는 영역을 에칭하여 깎음으로써, 중심 주파수의 조정을 행한다. 도 42에 도시된 바와 같은 압전체(7) 표면이 깎이는 구조에서는, 상기 압전체(7) 표면의 단차의 부분에서 상기 압전체(7) 표면을 전파하는 표면 탄성파가 에너지 축적 효과에 따른 지연을 생기게 하는 것이 알려져 있다. 이 때문에, 상기 단차의 대소에 따라, 등가적으로, 탄성 표면파 소자의 중심 주파수를 조정할 수 있다. 이러한, 압전체(7) 표면을 에칭함에 따른 중심 주파수의 조정에 대해서는, 문헌 "IEEE Transactions on Sonics and Ultrasonics, Vol. SU­29, No. 6, pp. 299-310, November 1982" (이하, 문헌 5라고 적음) 중에 자세히 진술되어 있다.
여기서, 도 43 및 도 44를 이용하여, 압전 박막(2)이나 금속 전극을 성막하는 경우에 대해 설명한다.
압전 박막(2)이나 금속 전극을 성막하는 경우, 통상의 공정에서는 증착이나 스퍼터를 이용한다. 이들의 성막 방법에서는, 증착이나 스퍼터의 타겟(8)으로부터 봤을 때 웨이퍼의 중심 부근에 위치하는 경우는 비교적 두껍고, 웨이퍼 주변부에 위치하는 경우는 비교적 얇게 성막되기 때문에, 예를 들면 도 43에 도시된 바와 같이 상기 타겟(8)과 성막되는 웨이퍼(9)가 진공 용기(10) 중에 1 대 1로 배치된 경우, 도 44에 도시된 바와 같이 상기 웨이퍼(9)의 중심 부근에는 hc에서 도시된 바와 같이 두껍게, 주변 부근에는 he로 나타낸 바와 같이 얇게 성막된다. 이 때문에, 이 종류의 박막 압전 소자에서는, 웨이퍼 내에서의 상기 압전 박막이나 금속 전극의 막 두께의 변동에 대한 주파수의 조정 수단이 필요했다.
〈발명의 개시〉
이상과 같이, 종래의 이 종류의 박막 압전 소자에서는, 유리 기판(1)과 압전 박막(2)과 전극 핑거(5)의 각 재료의 종류와 각 재료의 조합 및 상기 유리 기판(1)과 상기 압전 박막(2)과 상기 전극 핑거(5)의 각 두께를 적절한 범위로 한정하고 있었다. 한정함에 따라, 상기 압전 박막(2)의 두께의 변화가 소정의 범위 내에서,상기 박막 압전 소자의 특성이 크게 변화하지 않도록 설계함으로써, 제조시의 상기 압전 박막(2)의 두께의 변동에 대응하고 있었다. 그러나, 이 경우 한정된 유리 기판(1)과 압전 박막(2)과 전극 핑거(5)의 각 재료의 종류와 각 재료의 조합 및 상기 유리 기판(1)과 상기 압전 박막(2)과 상기 전극 핑거(5)의 각 두께의 경우에 밖에 적용할 수 없기 때문에, 적용할 수 있는 박막 압전 소자에 한계가 있고, 다양한 박막 압전 소자에 적용할 수 없다고 하는 문제가 있었다.
또한, 종래의 이 종류의 박막 압전 소자 및 압전 소자에서는, 압전 박막(2)의 두께나, 전극 핑거(5)의 두께나, 압전체(7)의 부분적인 두께를 변화시킴으로써, 상기 박막 압전 소자 및 상기 압전 소자의 중심 주파수를 조정하였다. 통상, 이 종류의 박막 압전 소자나 압전 소자는, 1매의 유리 기판(1)이나 압전체(7)로 이루어지는 웨이퍼 상에 다수를 배열하고, 일회의 프로세스로 다수의 소자를 작성한다. 이 때문에, 압전 박막(2)의 두께나, 전극 핑거(5)의 두께나, 압전체(7)의 부분적인 두께를 변화시키는 경우, 웨이퍼 단위로 두께의 조정을 행하던지, 개개의 소자로 분리하고나서 소자마다 두께의 조정을 행하게 된다. 상기 소자마다 조정을 행하는 경우에는, 개개의 조정 비용이 소자의 가격에 직접 더해지기 때문에, 현재의 이 종류의 박막 압전 소자나 압전 소자의 가격으로는 현실적인 방법이 아니다. 또한, 웨이퍼 단위로 두께의 조정을 행하는 경우에는, 웨이퍼 내에 두께의 변동이 생긴 경우에는, 적용할 수 없다.
즉, 증착이나 스퍼터를 이용하여, 압전 박막이나 금속 전극을 성막하는 경우, 상술된 도 44에 도시된 바와 같이, 상기 웨이퍼(9)의 중심 부근에는 두껍고,주변 부근에는 얇게 성막된다. 이 때문에, 이 종류의 박막 압전 소자에서는, 웨이퍼 내에서의 상기 압전 박막이나 금속 전극의 막 두께의 변동에 대한 주파수의 조정 수단이 불가결하지만, 종래의 이 종류의 박막 압전 소자에서는, 조정을 행할 수 없는 문제가 있었다.
본 발명은 상기된 문제점을 해결하기 위해 이루어진 것으로, 제조 비용을 증대시키지 않고, 웨이퍼 내에서의 변동에 대해서도 조정이 가능한 박막 압전 소자 및 박막 압전 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 박막 압전 소자는, 반도체 기판으로 이루어지는 웨이퍼와, 상기 반도체 기판 상에 형성된 하부 전극과, 상기 하부 전극 상에 형성된 압전 박막과, 상기 압전 박막 상에 형성된 상부 전극을 이용하여 구성된 박막 압전 소자에 있어서, 상기 박막 압전 소자의 패턴 형상을, 상기 웨이퍼 상의 위치에 따라 바꾼 것을 특징으로 한다.
상기 박막 압전 소자는 상기 상부 전극의 길이를 상기 웨이퍼 상의 위치에 따라 바꾼 것을 특징으로 한다.
상기 박막 압전 소자는 상기 상부 전극의 폭을 상기 웨이퍼 상의 위치에 따라 바꾸는 것을 특징으로 한다.
상기 박막 압전 소자는 상기 상부 전극을 복수개 구비하고, 상기 상부 전극간의 거리를 상기 웨이퍼 상의 위치에 따라 바꾼 것을 특징으로 한다.
상기 박막 압전 소자는 또한 상기 상부 전극에 접속되는 본딩 패드부를 구비하고,
상기 박막 압전 소자는 상기 본딩 패드부의 형상을, 웨이퍼 상의 위치에 따라 바꾼 것을 특징으로 한다.
상기 박막 압전 소자는 또한 상기 상부 전극과 상기 본딩 패드부를 접속하는 인출 전극을 구비하고,
상기 박막 압전 소자는 상기 인출 전극의 형상을 상기 웨이퍼 상의 위치에 따라 바꾼 것을 특징으로 한다.
상기 박막 압전 소자는 상기 인출 전극에 에어브릿지를 이용한 것을 특징으로 한다.
상기 박막 압전 소자는 상기 박막 압전 소자와 동일한 상기 반도체 기판 상에 컨덴서를 구비하고, 상기 컨덴서의 용량을, 상기 웨이퍼 상의 위치에 따라 바꾼 것을 특징으로 한다.
상기 박막 압전 소자는 상기 반도체 기판에 갈륨비소(GaAs)를 이용하여, 상기 압전 박막에 티탄산연(PbTiO3)을 이용하여, 상기 하부 전극 및 상기 상부 전극 중 적어도 어느 하나에 백금(Pt)을 주로 한 도체를 이용한 것을 특징으로 한다.
상기 박막 압전 소자는 상기 반도체 기판에 실리콘(Si)을 이용하여, 상기 압전 박막에 티탄산연(PbTiO3)을 이용하여, 상기 하부 전극 및 상기 상부 전극 중 적어도 어느 하나에 백금(Pt)을 주로 한 도체를 이용한 것을 특징으로 한다.
상기 박막 압전 소자는 상기 압전 박막에 PZT(PbTiO3-PbZrO3)를 이용하여 상기 하부 전극 및 상기 상부 전극 중 적어도 어느 하나에 백금(Pt)을 주로 한 도체를 이용한 것을 특징으로 한다.
상기 박막 압전 소자는 상기 압전 박막에 산화아연(ZnO)을 이용한 것을 특징으로 한다.
상기 박막 압전 소자는 상기 압전 박막에 질화알루미늄(AlN)을 이용한 것을 특징으로 한다.
상기 반도체 기판과 상기 하부 전극 사이에 유전체를 구비한 것을 특징으로 한다.
본 발명에 따른 회로 소자는 기판과 상기 기판 상에 복수의 소자를 형성하여 구성하는 회로 소자에 있어서,
상기 기판 표면에 형성하는 소자의 패턴 형상을, 상기 기판 상의 위치에 따라 바꾼 것을 특징으로 한다.
본 발명에 따른 박막 압전 소자의 제조 방법은, 이하의 공정을 구비한 것을 특징으로 한다.
(a) 반도체 기판으로 이루어지는 웨이퍼 상에 하부 전극을 형성하는 공정,
(b) 상기 하부 전극 상에, 압전 박막을 형성하는 공정,
(c) 상기 압전 박막 상에 상부 전극을 형성하는 공정,
(d) 상기 웨이퍼 상의 위치에 따라, 상기 압전 박막 상에 형성하는 상기 상부 전극의 패턴 형상을 바꾸는 공정.
상기 패턴 형상을 바꾸는 공정은 상기 상부 전극의 길이를 상기 웨이퍼 상의 위치에 따라 바꾸는 공정을 구비한 것을 특징으로 한다.
상기 패턴 형상을 바꾸는 공정은 상기 상부 전극의 폭을 상기 웨이퍼 상의 위치에 따라 바꾸는 공정을 구비한 것을 특징으로 한다.
상기 상부 전극을 형성하는 공정은 상기 상부 전극을 복수개 형성하고,
상기 패턴 형상을 바꾸는 공정은 상기 상부 전극간의 거리를 상기 웨이퍼 상의 위치에 따라 바꾸는 공정을 구비한 것을 특징으로 한다.
상기 상부 전극을 형성하는 공정은 또한 상기 상부 전극과 본딩 패드부를 접속하여 형성하고,
상기 패턴 형상을 바꾸는 공정은 상기 본딩 패드부의 형상을, 상기 웨이퍼 상의 위치에 따라 바꾸는 공정을 구비한 것을 특징으로 한다.
상기 상부 전극을 형성하는 공정은 또한 상기 상부 전극과 상기 본딩 패드부를 인출 전극에서 접속하는 공정을 구비하고,
상기 패턴 형상을 바꾸는 공정은 상기 인출 전극의 형상을, 상기 웨이퍼 상의 위치에 따라 바뀌는 공정을 구비한 것을 특징으로 한다.
상기 패턴 형상을 바꾸는 공정은 상기 인출 전극을 에어브릿지로 형성하는 공정을 구비한 것을 특징으로 한다.
상기 박막 압전 소자의 제조 방법은 상기 박막 압전 소자와 동일한 상기 반도체 기판 상에 컨덴서를 설치하는 공정을 구비하고,
상기 패턴 형상을 바꾸는 공정은 상기 컨덴서의 용량을, 상기 웨이퍼 상의 위치에 따라 바뀌는 공정을 구비한 것을 특징으로 한다.
본 발명은 탄성파를 이용한 공진기, 필터 등의 박막 압전 소자에 관한 것이다. 또한, 상기 박막 압전 소자의 제조 방법에 관한 것이다.
도 1은 본 발명의 실시예 1의 박막 압전 소자를 도시하는 도면.
도 2는 도 1에 도시된 박막 압전 소자의 확대도.
도 3은 도 2에 도시된 박막 압전 소자의 단면도.
도 4는 도 2에 도시된 박막 압전 소자의 등가 회로를 나타내는 도면.
도 5는 도 2에 도시된 박막 압전 소자의 상부 전극 부근의 단면도.
도 6은 공진 주파수를 바꾼 경우의 박막 압전 소자의 통과 특성 계산 결과예를 나타내는 도면.
도 7은 본 발명의 실시예 2의 박막 압전 소자를 나타내는 도면.
도 8은 본 발명의 실시예 2의 박막 압전 소자의 통과 특성 계산 결과예를 나타내는 도면.
도 9는 본 발명의 실시예 3의 박막 압전 소자를 나타내는 도면.
도 10은 본 발명의 실시예 3의 박막 압전 소자의 통과 특성 계산 결과예를 나타내는 도면.
도 11은 본 발명의 실시예 4의 박막 압전 소자를 나타내는 도면.
도 12는 본 발명의 실시예 4의 박막 압전 소자의 통과 특성 계산 결과예를 나타내는 도면.
도 13은 본 발명의 실시예 5의 박막 압전 소자를 나타내는 도면.
도 14는 본 발명의 실시예 5의 박막 압전 소자의 통과 특성 계산 결과예를 나타내는 도면.
도 15는 본 발명의 실시예 6의 박막 압전 소자를 나타내는 도면.
도 16은 본 발명의 실시예 6의 박막 압전 소자의 통과 특성 계산 결과예를 나타내는 도면.
도 17은 본 발명의 실시예 7의 박막 압전 소자를 나타내는 도면.
도 18은 본 발명의 실시예 7의 박막 압전 소자의 통과 특성 계산 결과예를 나타내는 도면.
도 19는 본 발명의 실시예 8의 박막 압전 소자를 나타내는 도면.
도 20은 도 19에 도시된 박막 압전 소자의 확대도.
도 21은 도 20에 도시된 박막 압전 소자의 단면도.
도 22는 본 발명의 실시예 9의 박막 압전 소자를 나타내는 도면.
도 23은 도 22에 도시된 박막 압전 소자의 확대도.
도 24는 도 23에 도시된 박막 압전 소자의 단면도.
도 25는 본 발명의 실시예 10의 박막 압전 소자를 나타내는 도면.
도 26은 도 25에 도시된 박막 압전 소자의 확대도.
도 27은 도 26에 도시된 박막 압전 소자의 단면도.
도 28은 본 발명의 실시예 11의 박막 압전 소자를 나타내는 도면.
도 29는 도 28에 도시된 박막 압전 소자의 확대도.
도 30은 도 29에 도시된 박막 압전 소자의 단면도.
도 31은 본 발명의 실시예 12의 박막 압전 소자를 나타내는 도면.
도 32는 도 31에 도시된 박막 압전 소자의 확대도.
도 33은 도 32에 도시된 박막 압전 소자의 단면도.
도 34는 종래의 이 종류의 박막 압전 소자를 나타내는 도면.
도 35는 도 34에 도시된 종래의 이 종류의 박막 압전 소자의 단면을 나타내는 도면.
도 36은 도 34, 도 35에 도시된 종래의 이 종류의 박막 압전 소자의 규격화 막 두께와 음속과의 관계를 나타내는 도면.
도 37은 도 34, 도 35에 도시된 종래의 이 종류의 박막 압전 소자의 규격화 막 두께와 전기 기계 결합 계수와의 관계를 나타내는 도면.
도 38은 종래의 이 종류의 박막 압전 소자를 나타내는 도면.
도 39는 도 38에 도시된 종래의 이 종류의 박막 압전 소자의 규격화 막 두께와 음속과의 관계를 나타내는 도면.
도 40은 도 38에 도시된 종래의 이 종류의 박막 압전 소자의 규격화 막 두께와 전기 기계 결합 계수와의 관계를 나타내는 도면.
도 41은 종래의 이 종류의 박막 압전 소자의 주파수 조정법을 나타내는 도면.
도 42는 종래의 이 종류의 박막 압전 소자의 주파수 조정법을 나타내는 도면.
도 43은 압전 박막 성막 장치에서의 타겟과 웨이퍼의 배치예를 나타내는 도면.
도 44는 웨이퍼 상에서의 압전 박막의 두께의 분포예를 나타내는 도면.
〈발명을 실시하기 위한 최량의 형태〉
〔실시예 1〕
도 1은 본 발명에 따른 박막 압전 소자의 1 실시예를 나타내는 도면이다.
도 2는 도 1에 도시된 박막 압전 소자의 확대도, 도 3은 도 2의 B-B 단면도이다.
도면 중, 참조 부호 11은 갈륨비소(GaAs) 등의 반도체로 이루어지는 웨이퍼이고, 12a ∼ 12c는 웨이퍼 상에 형성되는 박막 압전 소자, 13은 웨이퍼(11)의 기준면을 나타내는 배향판, 14는 갈륨비소(GaAs) 반도체 기판, 15는 하부 전극, 16은 하부 전극(15)과 동일 전위의 본딩 패드, 17은 티탄산연(PbTiO3)을 이용한 압전 박막, 18a, 18b는 상부 전극, 19a, 19b는 인출 전극, 20a, 20b는 상부 전극(18a, 18b)에 각각 접속된 본딩 패드, 21은 관통홀이다.
도 2에 도시된 박막 압전 소자(12)는, 하나의 입력측 상부 전극(18a)과 하나의 출력측 상부 전극(18b)으로 이루어지는 필터이다. 이 필터는, 표면 탄성파 필터와는 달리, 벌크파를 이용하고 있다. 즉, 두께 방향의 공진과, 입력측 상부 전극(18a)과 출력측 상부 전극(18b) 사이의 공진을 이용하여, 상기 탄성 표면파 필터보다도 적은 전극수로 필터를 실현하고 있다. 여기서, 상부 전극(18a, 18b)의 길이가 Le, 폭이 We, 입력측 상부 전극(18a)과 출력측 상부 전극(18b)의 간격이 Lg이고, 또한 인출 전극(19a, 19b)의 길이가 La, 폭이 Wa이다. 도 3에 도시된 바와 같이, 여기서는 인출 전극(19a, 19b)에는 에어브릿지를 이용하고 있다. 이들 각 부 패턴 치수 Le, We, Lg, La, Wa는, 압전 박막(17)의 두께 h와 함께, 상기 박막 압전 소자(12)의 통과 특성을 결정한다.
통상, 이 종류의 박막 압전 소자(12)를 제조하는 경우, 도 1에 도시된 바와 같이 1매의 웨이퍼(11) 상에 다수의 박막 압전 소자(12a ∼ 12c)를 배열한다. 실제로는, 100 이상의 박막 압전 소자를 배열하지만, 도 1은 설명을 간단히 하기 위해 간략화하고 있다. 1매의 웨이퍼(11) 상에 다수의 박막 압전 소자(12a∼ 12c)를 배열하기 위해, 1매의 웨이퍼(11)를 처리함으로써 한번에 다수의 상기 박막 압전 소자(12)를 제조할 수 있다. 1매의 웨이퍼(11)를 처리하는 비용은, 박막 압전 소자(12)의 수를 막론하고, 웨이퍼에 투입하는 프로세스의 공정수등으로 결정된다. 이 때문에, 1매의 웨이퍼로부터 얻을 수 있는 상기 박막 압전 소자(12)의 수가 많을수록, 하나의 상기 박막 압전 소자(12)당 제조 비용은 낮아진다. 또한, 제조 비용을 절감하기 위해 1회에 처리하는 웨이퍼수를 1매이상으로 하는 경우도 있다.
이 종류의 박막 압전 소자에서는, 하부 전극(15), 압전 박막(17), 상부 전극(18a. 18b)등의 성막에는, 증착이나 스퍼터를 많이 이용한다. 이 때, 상기 웨이퍼(11)의 면내에 성막된 하부 전극(15), 압전 박막(17), 상부 전극(18a, 18b) 등은, 두께에 약간의 분포가 생겨버린다. 여기서 말하는 분포란, 조직적인 변화를 뜻하고 있다. 예를 들면, 웨이퍼 1매에 상기 압전 박막(17)을 스퍼터하면, 도 44에 도시된 바와 같이 웨이퍼의 중앙부가 두껍고, 웨이퍼의 단부가 얇아지는 경우가 있다. 이 경우의 두께의 분포는, 스퍼터할 때의 웨이퍼의 상태에 따라서도 변한다. 예를 들면, 웨이퍼를 스퍼터 장치 내에서 회전시키는 경우에는, 웨이퍼의 중앙부에 띠형상으로 두꺼운 분포가 생기는 경우도 있다. 상기 압전 박막(17)의 두께의 변화는, 박막 압전 소자(12)를 구성한 경우의 주파수가 변화하게 된다.
이 때문에, 1매의 웨이퍼(11)에 동일한 각 부 패턴 치수 Le, We, Lg, La, Wa의 패턴으로 배열하면, 예를 들면 웨이퍼(11) 중앙부에서 상기 압전 박막(17)이 두꺼운 경우에는, 웨이퍼(11) 중앙부에서 상기 박막 압전 소자(12a)는 주파수가 낮아지고, 웨이퍼(11) 단부에서는 상기 압전 박막(17)은 웨이퍼 중앙부와 비교하여 얇아지고, 상기 박막 압전 소자(12b)는 주파수가 높아진다. 이 때문에, 본 발명에 따른 박막 압전 소자에서는, 웨이퍼(11) 중앙부의 박막 압전 소자(12a)와, 웨이퍼(11) 단부의 박막 압전 소자(12b)에서, 각 부 패턴 치수 Le, We, Lg, La, Wa 중 적어도 하나이상을 바꿈에 따라, 웨이퍼 중앙부와 웨이퍼 단부의 박막 압전 소자의 주파수를 조정하고 있다. 도 1에서는, 또한 배향판(13)에 수직인 방향의 웨이퍼(11) 단부의 박막 압전 소자(12c)도, 배향판(13)에 평행한 방향의 박막 압전 소자(12b)와 각 부 패턴 치수 Le, We, Lg, La, Wa 중 적어도 하나 이상을 대신하고 있다. 구체적인 바꾸는 방법에 대해서는 이하의 실시예에서 설명한다.
여기서, 이하의 실시예에서 사용하는 등가 회로에 대해 설명한다.
도 4 ∼ 도 6은 통과 특성의 계산에 대해 설명하기 위한 도면이다.
도 4에, 도 2에 도시된 박막 압전 소자(12)의 등가 회로를 나타낸다.
도 5는 도 2에 도시된 박막 압전 소자(12)의 입력측부 전극(18a), 출력측 상부 전극(18b) 부근의 단면도이다.
도 4중, 파선으로 둘러싸인 범위가 벌크 초음파 필터의 등가 회로(24)이고, 입력측 상부 전극(18a)으로부터 출력측 상부 전극(18b)에 상당하는 부분과 접속되어 있다. 벌크 초음파 필터의 등가 회로(24)는, 도 5에 도시된 입력측 상부전극(18a)으로부터 출력측 상부 전극(18b)에 이르는 신호의 경로에 상당하고 있다. 상기 각 부 패턴 치수 Le, We, Lg, La, Wa를 바꾼 경우에는, 이 벌크 초음파 필터의 등가 회로(24)의 소자치를 바꾼다. 상기 초음파 필터의 등가 회로(24)의 상측의 컨덴서 CS1, Cs2, Ci0, 인덕터 LS1, 저항 RS1은, 박막 압전 소자(12)의 인출 전극(19a, 19b)이나, 본딩 패드(20a, 20b) 등의 기생 성분을 나타내고 있다. 상기 컨덴서 CS1은, 상기 본딩 패드(20a, 20b)의 정전 용량과, 상기 인출 전극(19a, 19b)의 용량성 리액턴스 성분을 대표하여 나타낸다. 상기 컨덴서 Cs2는, 상부 전극(18a, 18b)이 상기 압전 박막(17) 외에 구비하는 정전 용량과, 상기 인출 전극(19a, 19b)의 용량성 리액턴스 성분을 대표하여 나타낸다. 상기 컨덴서 Ci0은, 입력측 상부 전극(18a)과 출력측 상부 전극(18b) 사이의 정전 용량을 나타낸다. 상기 인덕터 LS1은, 상기 인출 전극(19a, 19b)의 유도성 리액턴스 성분을 대표하여 나타낸다. 상기 저항 RS1은, 상부 전극(18a, 18b)이나 상기 인출 전극(19a, 19b) 및 상기 본딩 패드(20a, 20b)의 도체 저항등의 저항 성분을 대표하여 나타낸다. 또, 상기 벌크 초음파 필터의 등가 회로(24)에 대해서는, 문헌 "전자 통신 학회 논문지, '76/11, Vol. J59-A, No. 11, pp. 985-992, 1976"(이하, 문헌 6이라고 적음), 문헌 "전자 통신 학회 논문지, '79/1, Vol. J62-A, No.1, pp. 8-15, 1979"(이하, 문헌 7이라고 적음), 문헌 "전자 통신 학회 논문지, '80/6, Vol. J63-A, No. 6, pp. 327-334, 1980"(이하, 문헌 8이라고 적음) 등에 자세히 진술되어 있다.
도 6은 도 4에 도시된 등가 회로를 이용하여 계산한 박막 압전 소자(12)의 통과 특성이다.
도면 중, 파선은 공진 주파수 f0이 2.5㎓인 경우, 2점 쇄선은 공진 주파수 f0이 2.52㎓인 경우, 1점 쇄선은 공진 주파수 f0이 2.54㎓인 경우, 점선은 공진 주파수 f0이 2.56㎓인 경우, 실선은 공진 주파수 f0이 2.58㎓인 경우의 통과 특성이다. 여기서, 상기 압전 박막(17)의 밀도가 7700㎏/㎥, 비유전률이 200, 저항 rs를 결정하는 직렬 공진의 Q가 500, 컨덕턴스 gs를 결정하는 병렬 공진의 Q가 500, 규격화 전극 길이(Le/h)가 10, 규격화 전극간 거리(Lg/h)가 0.6, 규격화 전극 폭(We/h)이 111, 두께h가 약 0.9㎛, CS1이 0.8pF, CS2가 0.2pF, Ci0이 0.02pF, LS1이 8nH, RS1이 6Ω이다. 또한, 전극부의 등가 압전 정수가 4.0C/m, 상기 전극부의 표면에 평행하게 전파하는 탄성파의 전파 손실이 3㏈/100㎛, 규격화 차단 주파수(fm/fo)가 0.734, 분산 특성의 경사를 결정하는 정수가 -14.9754, 무전극부의 등가 압전 정수가 0.2C/m, 상기 전극부의 표면에 평행하게 전파하는 탄성파의 전파 손실이 3㏈/100㎛, 규격화 차단 주파수(fn/fo)가 0.802, 분산 특성의 경사를 결정하는 정수가 -17.5854이다. 상기된 수치는,압전 박막(17)에 티탄산연(PbTiO3)을 이용하여, 하부 전극(15)과 상부 전극(18a, 18b)에 백금(Pt)을 이용한 경우의 수치이다. 또, 상기 공진 주파수 fo은, 상기 압전 박막(17)의 양면이 자유 표면인 경우의 두께 세로진동의 공진 주파수를 나타내고, 두께 세로 진동의 음속을 Vs로 하면, 다음 식으로 나타내어진다.
fo=VS/(2h)
즉, 웨이퍼(11) 상의 상기 압전 박막(17)의 재질이 균일하고, 상기 두께 세로 진동의 음속 VS가 일정하다고 하면, 상기 웨이퍼(11) 상의 상기 압전 박막(17)의 두께 h에 반비례하여, 상기 두께 세로 진동의 공진 주파수 f0이 변화한다. 따라서, 예를 들면, 도 6에 도시된 바와 같은, 상기 공진 주파수 f0이 2.5㎓로부터 2.58㎓로 변화한 경우, 상기 압전 박막(17)의 두께 h는, 상기 공진 주파수 f0=2.5㎓에 대응하는 두꺼운 쪽의 두께 hc에 대해, 상기 공진 주파수 f0=2.58㎓에 대응하는 얇은 쪽의 두께 he는 2.5/2.58=0.969배이다.
도 6으로부터, 상기 공진 주파수 f0이 변화하면, 거의 상기 공진 주파수 f0의 변화에 대응하여, 상기 박막 압전 소자(12)의 통과 특성이 주파수축 상에서 변화하는 것을 알 수 있다. 즉, 상기 압전 박막(17)의 두께 h의 변화는, 그대로 상기 박막 압전 소자(12)의 통과 영역의 주파수의 편차가 된다.
이하의 실시예에서는 이것을 전제로 하여, 도 4에 도시된 등가 회로를 이용하였다.
〔실시예 2〕
도 7은 본 발명의 실시예 2에 따른 박막 압전 소자를 나타내는 도면이다.
도면 중, 참조 부호 11은 웨이퍼, 12a는 웨이퍼 중앙부의 박막 압전 소자, 12b는 배향판(13)에 평행한 방향의 웨이퍼 단부 부근의 박막 압전 소자, 12c는 배향판(13)에 수직인 방향의 웨이퍼 단부 부근의 박막 압전 소자, 18a는 입력측 상부 전극, 18b는 출력측 상부 전극이다.
도 7에 도시된 실시예에서는, 웨이퍼 중앙부의 박막 압전 소자(12a)와, 웨이퍼 단부의 박막 압전 소자(12b, 12c)이고, 입력측 상부 전극(18a)과 출력측 상부 전극(18b)과의 거리인 상부 전극간 거리 Lg를 바꾸고 있다.
도 8에, 상부 전극간 거리 Lg를 바꾼 경우의 통과 특성 계산 결과를 나타낸다
상술한 바와 같이, 이 통과 특성의 계산에는 도 6에 도시된 경우와 마찬가지로 도 4의 등가 회로를 이용하고 있다. 여기서는, 규격화 전극간 거리(Lg/h)를 0.4로부터 0.7까지 변화시켜 계산하였다. 또한, 규격화 전극 길이(Le/h)는 10, 규격화 전극 폭(We/h)은 111이고, 그 밖의 계산 파라메터는, 도 6의 경우와 동일하다.
도 8로부터 분명히 알 수 있듯이, 규격화 전극간 거리(Lg/h)를 크게 하면, 통과 영역이 고주파수측으로 이동하였다. 규격화 전극간 거리(Lg/h)가 0.05 커지면, 통과 영역이 약 2㎒ 고주파수측으로 움직인다. 단, 규격화 전극간 거리(Lg/h)가 작아지면, 대역 내 손실 변동이 커지고, 실제로 통과 영역의 조정에 사용할 수 있는 상기 규격화 전극간 거리(Lg/h)의 범위에는 제한이 있다. 이 제한은, 사용하는 압전 박막(17)의 종류나 상기 압전 박막(17)의 두께 h, 전극의 종류, 두께, 치수, 도 4에 도시된 기생 성분이 되는 회로 요소의 소자치등에 의존한다. 즉, 도 8에 도시된 계산예에서는 규격화 전극간 거리(Lg/h)가 0.4로부터 0.7인 경우에 대해 나타냈지만, 상기 압전 박막(17)의 종류나 상기 압전 박막(17)의 두께 h, 전극의 종류, 두께, 치수, 상기 기생 성분이 되는 회로 요소의 소자치등이 도 8의 경우와 다르면, 적절한 규격화 전극간 거리(Lg/h)의 범위는, 도 8에 도시된 경우와 다르다.
〔실시예 3〕
도 9는 본 발명의 실시예 3에 따른 박막 압전 소자를 나타내는 도면이다.
도면 중, 참조 부호 11은 웨이퍼, 12a는 웨이퍼 중앙부의 박막 압전 소자, 12b는 배향판(13)에 평행한 방향의 상기 웨이퍼(11) 단부 부근의 박막 압전 소자, 12c는 배향판(13)에 수직인 방향의 상기 웨이퍼(11) 단부 부근의 박막 압전 소자, 18a는 입력측 상부 전극, 18b는 출력측 상부 전극이다.
도 9에 나타낸 실시예에서는 웨이퍼(11) 중앙부의 박막 압전 소자(12a)와, 웨이퍼 단부의 박막 압전 소자(12b, 12c)이고, 상부 전극(18a, 18b)의 폭 We를 바꾸고있다.
도 10은, 규격화 전극 폭(We/h)을 바꾼 경우의 통과 특성 계산 결과를 나타낸다.
여기에서, 규격화 전극 폭(We/h)을 111로부터 66.7까지 변화시켜 계산하였다. 또한, 규격화 전극 길이(Le/h)는 10, 규격화 전극간 거리(Lg/h)는 0.6이고, 그 밖의 계산 파라메터는, 도 6의 경우와 동일하다.
도 10에 나타낸 계산예에서는, 규격화 전극 폭(We/h)을 바꿈에 따라, 통과영역의 저주파수측의 영역(도면 중, X1)의 변화는 근소한데 비해, 상기 통과 영역의 고주파수측의 영역(도면 중, Y1)의 변화가 크다. 이 때문에, 상기 통과 영역으로서는, 상기 규격화 전극 폭(We/h)을 크게 하면, 상기 통과 영역은 고주파수측으로 이동하고 있다. 도 8에 나타낸 규격화 전극간 거리(Lg/h)를 바꾼 경우의 계산예와, 도 10에 나타낸 규격화 전극 폭(We/h)을 바꾼 경우의 계산예를 비교하면, 도 8과 도 10에 나타낸 계산 범위에서는, 도 8에 나타낸 규격화 전극간 거리(Lg/h)를 바꾼 경우가 통과 영역의 변화량은 크다. 그러나, 도 8에 나타낸 규격화 전극간 거리(Lg/h)를 바꾼 경우의 계산예에서는, 상기 규격화 전극간 거리(Lg/h)가 0.05로 아주 조금 변화하면 통과 영역이 약 2㎒ 이동하기 때문에, 상기 규격화 전극간 거리(Lg/h)의 제조상의 오차가 통과 영역의 변동의 원인이 될 수 있다. 따라서, 이러한 정밀한 통과 영역의 조정에는, 도 10에 나타낸 규격화 전극 폭(We/h)을 바꾸는 경우와 같은, 약간 통과 영역이 변화하는 방법이 적합하다. 상기 규격화 전극 폭(We/h)은, 약 10 변화시킨 경우에, 통과 영역의 이동량이 최대로 약 2㎒이다. 이 이동량은, 제조 상의 오차에 비교하여 충분히 크므로, 상기 규격화 전극 폭(We/h)의 제조 상의 오차에 따른 통과 영역의 변동을 고려할 필요는 거의 없다.
또, 여기서 상기 통과 영역의 저주파수측이란 상기 통과 영역 내의 손실 최소가 되는 손실치로부터 소요의 값만큼 증가시킨 손실을 통과시키는 통과 영역의 저주파수측의 단부이고, 상기 통과 영역의 고주파수측은 상기 통과 영역 내의 손실 최소가 되는 손실치로부터 소요의 값만큼 증가시킨 손실을 통과시키는 통과 영역의 고주파수측의 단부이고, 상기 손실 최소가 되는 손실치로부터 증가시키는 값은 통상3㏈이고, 이 경우의 상기 통과 영역의 고주파수측의 주파수와 상기 통과 영역의 저주파수측의 주파수의 차를 3㏈ 대역폭이라고 한다.
〔실시예 4〕
도 11은 본 발명의 실시예 4에 따른 박막 압전 소자를 나타내는 도면이다.
도면 중, 참조 부호 11은 웨이퍼, 12a는 웨이퍼 중앙부의 박막 압전 소자, 12b는 배향판(13)에 평행한 방향의 상기 웨이퍼(11) 단부 부근의 박막 압전 소자, 12c는 배향판(13)에 수직인 방향의 상기 웨이퍼(11) 단부 부근의 박막 압전 소자, 18a는 입력측 상부 전극, 18b는 출력측 상부 전극이다.
도 11에 나타낸 실시예에서는, 웨이퍼 중앙부의 박막 압전 소자(12a)와, 웨이퍼 단부의 박막 압전 소자(12b, 12c)이고, 상부 전극(18a, 18b)의 길이 Le를 바꾸고 있다.
도 12는 규격화 전극 길이(Le/h)를 바꾼 경우의 통과 특성 계산 결과를 나타낸다.
여기서는, 규격화 전극 길이(Le/h)를 8로부터 12까지 변화시켜 계산했다. 또한, 규격화 전극 폭(We/h)은 111, 규격화 전극간 거리(Lg/h)는 0.6이고, 그 밖의 계산 파라메터는 도 6의 경우와 동일하다.
도 12에 나타낸 계산예에서는, 규격화 전극 길이(Le/h)를 크게 하면, 통과 영역이 좁아지는 경향이 있지만, 통과 영역 부근에서는 상기 통과 영역의 고주파수측의 변화(Y2)보다, 상기 통과 영역의 저주파수측의 변화(X2)가 크므로, 결과적으로 상기 규격화 전극 길이(Le/h)를 크게 하면 통과 영역이 고주파수측으로 이동한다.
〔실시예 5〕
도 13은 본 발명의 실시예 5에 따른 박막 압전 소자를 나타내는 도면이다.
도면 중, 참조 부호 11은 웨이퍼, 12a는 웨이퍼 중앙부의 박막 압전 소자, 12b는 배향판(13)에 평행한 방향의 웨이퍼 단부 부근의 박막 압전 소자, 12c는 배향판(13)에 수직인 방향의 웨이퍼 단부 부근의 박막 압전 소자, 19a, 19b는 인출 전극이다.
도 13에 나타낸 실시예에서는, 웨이퍼 중앙부의 박막 압전 소자(12a)와, 웨이퍼 단부의 박막 압전 소자(12b)이고, 인출 전극(19a, 19b)의 길이 La를 바꾸고 있다. 또한, 웨이퍼 중앙부의 박막 압전 소자(12a)와, 웨이퍼 단부의 박막 압전 소자(12c)이고, 인출 전극(19a, 19b)의 폭 Wa를 바꾸고 있다.
도 14에, 도 4에 나타낸 인덕터 LS1을 바꾼 경우의 통과 특성 계산 결과를 나타낸다.
여기서는, 상기 인덕터 LS1을 4nH로부터 12nH까지 변화시켜 계산하였다. 상기 인덕터 LS1의 값은, 주로 인출 전극(19a, 19b)의 길이 La나 폭 Wa 중 적어도 어느 하나를 바꿈에 따라 변화한다. 또한, 규격화 전극 폭(We/h)은 77.8, 규격화 전극 길이(Le/h)는 10, 규격화 전극간 거리(Lg/h)는 0.6이고, 그 밖의 계산 파라메터는 도 6의 경우와 동일하다.
도 14에 나타낸 계산예에서는 상기 인덕터 LS1이 4nH로부터 10nH로 커지는경우에는 통과 영역의 저주파수측(X3)은 거의 변화하지 않고, 상기 통과 영역의 고주파수측(Y3)이 주파수가 높은 쪽으로 변화하고 있다. 이것은, 상기 인덕터 LS1의 인덕턴스가 커지면, 통과 영역의 대역폭이 커지면서, 또한 통과 영역이 고주파수측으로 변화하는 것을 나타내고 있다. 또한, 상기 인덕터 LS1이 12nH가 되면, 상기 통과 영역의 고주파수측은, 상기 인덕터 LS1이 10nH의 경우보다도 낮아지고 있다. 이것은, 도 14에 나타낸 계산예에서는 사용하는 상기 인덕터 LS1의 값이 10nH이하가 적절한 것을 나타내는 것이다.
도 13에 나타낸 실시예에서는 인출 전극(19a, 19b)의 길이 La와 폭 Wa를 각각 바꾸는 경우를 나타냈지만, 길이 La만을 바꿔도 된다. 또한, 인출 전극(19a, 19b)의 폭 Wa만을 바꿔도 된다. 또한, 인출 전극(19a, 19b)의 길이 La와 폭 Wa를 동시에 바꿔도 된다.
〔실시예 6〕
도 15는 본 발명의 실시예 6에 따른 박막 압전 소자를 나타내는 도면이다.
도면 중, 참조 부호 11은 웨이퍼, 12a는 웨이퍼 중앙부의 박막 압전 소자, 12b는 배향판(13)에 평행한 방향의 상기 웨이퍼(11) 단부 부근의 박막 압전 소자, 12c는 배향판(13)에 수직인 방향의 상기 웨이퍼(11) 단부 부근의 박막 압전 소자, 19a, 19b는 인출 전극, 20a, 20b는 본딩 패드이다.
도 15에 나타낸 실시예에서는 웨이퍼 중앙부의 박막 압전 소자(12a)와, 웨이퍼 단부의 박막 압전 소자(12b, 12c)이고, 인출 전극(19a, 19b)의 길이 La와 폭 Wa및 본딩 패드(20a, 20b)의 면적을 바꾸고 있다. 이것은, 도 4에 나타낸 컨덴서 CS1을 바꾸는 것에 상당한다.
도 16에, 도 4에 나타낸 컨덴서 CS1을 바꾼 경우의 통과 특성 계산 결과를 나타낸다.
여기선, 상기 컨덴서 CS1을 0.4pF로부터 1.2pF까지 변화시켜 계산하였다. 상기 컨덴서 Cs1의 값은 주로 본딩 패드(20a, 20b)의 면적이나, 상기 본딩 패드(20a, 20b)에 전기적으로 접속된 컨덴서의 정전 용량이나, 인출 전극(19a, 19b)의 길이 La나 폭 Wa를 바꿈에 따라 변화한다. 또한, 규격화 전극 폭(We/h)은 77.8, 규격화 전극 길이(Le/h)는 10, 규격화 전극간 거리(Lg/h)는 0.6이고, 그 밖의 계산 파라메터는, 도 6의 경우와 동일하다.
도 16에 나타낸 계산예에서는, 상기 컨덴서 CS1의 정전 용량이 커지면, 통과 영역의 저주파수측은 약간씩 고주파수측으로 이동하고, 상기 통과 영역의 고주파수측은 저주파수측으로 이동한다. 이 때, 상기 저주파수측의 이동량보다도 상기 고주파수측의 이동량이 크므로, 결과적으로 상기 컨덴서 CS1의 정전 용량이 커지면, 상기 통과 영역의 대역폭이 좁아지면서, 또한 통과 영역이 저주파수측으로 변화한다.
〔실시예 7〕
도 17은 본 발명의 실시예 7에 따른 박막 압전 소자를 나타내는 도면이다.
도면 중 참조 부호 11은 웨이퍼, 12a는 웨이퍼 중앙부의 박막 압전 소자,12b는 배향판(13)에 평행한 방향의 상기 웨이퍼(11) 단부 부근의 박막 압전 소자, 12c는 배향판(13)에 수직인 방향의 상기 웨이퍼(11) 단부 부근의 박막 압전 소자, 19a, 19b는 인출 전극이다.
도 17에 나타낸 실시예에서는 웨이퍼 중앙부의 박막 압전 소자(12a)와, 웨이퍼 단부의 박막 압전 소자(12b, 12c)이고, 인출 전극(19a, 19b)의 길이 La와 폭 Wa를 바꾸고 있다. 이것은, 도 4에 나타낸 컨덴서 CS2를 바꾸는 것에 상당한다.
도 18에, 도 4에 나타낸 컨덴서 CS2를 바꾼 경우의 통과 특성 계산 결과를 나타낸다.
여기서는, 상기 컨덴서 CS2를 0.1pF로부터 0.5pF까지 변화시켜 계산하였다. 상기 컨덴서 CS2의 값은, 주로 인출 전극(19a, 19b)의 길이 La나 폭 Wa, 상부 전극(18a, 18b)의 형상이나 면적을 바꿈에 따라 변화한다. 또한, 규격화 전극 폭(We/h)은 77.8, 규격화 전극 길이(Le/h)는 10, 규격화 전극간 거리(Lg/h)는 0.6이고, 그 밖의 계산 파라메터는, 도 6의 경우와 동일하다.
도 18에 나타낸 계산예에서는 컨덴서 CS2의 정전 용량이 0.2pF로부터 0.5pF로 커지면, 통과 영역의 고주파수측은 거의 변화하지 않고, 상기 통과 영역의 저주파수측은 저주파수측으로 이동한다. 이 때문에, 상기 컨덴서 CS2의 정전 용량이 0.2pF로부터 0.5pF로 커지면, 상기 통과 영역의 대역폭이 넓어지면서, 또한 통과 영역이 저주파수측으로 변화한다. 상기 컨덴서 CS2의 정전 용량이 0.1pF인 경우에는 상기컨덴서 CS2의 정전 용량이 0.2pF의 경우보다도, 상기 통과 영역의 고주파수측이 저주파수측으로 이동해 버리기 때문에, 도 18에 나타낸 계산예에서는 사용하는 상기 컨덴서 CS2의 정전 용량의 범위는 0.2pF 이상이 적합하다.
이상, 도 8로부터 도 18에 계산예를 나타낸 바와 같이 박막 압전 소자(12)의 상부 전극(18a, 18b)의 길이 Le나 폭 We, 상부 전극(18a, 18b)간 거리 Lg, 인출 전극(19a, 19b)의 길이 La나 폭 Wa, 본딩 패드(20a, 20b)의 면적이나 상기 본딩 패드(20a, 20b)에 전기적으로 접속된 컨덴서의 정전 용량을 바꿈에 따라, 상기 박막 압전 소자(12)의 통과 영역를 제어할 수 있다. 이것을 이용하여, 웨이퍼 상에서의 압전 박막(17)의 두께의 분포에 따른 상기 박막 압전 소자(12)의 통과 영역의 변동을 보상하면, 웨이퍼 상의 위치에 상관없이 통과 특성이 동일한 상기 박막 압전 소자(12)를 얻을 수 있다. 웨이퍼 상에서의 압전 박막(17)의 두께의 분포에 따른 상기 박막 압전 소자(12)의 통과 영역의 변동의 보상은, 예를 들면 도 1에 나타낸 바와 같이 웨이퍼 상의 위치에 따라 상기 상부 전극(18a, 18b)의 길이 Le나 폭 We, 상기 상부 전극(18a, 18b)간 거리 Lg, 상기 인출 전극(19a, 19b)의 길이 La나 폭 Wa, 상기 본딩 패드(20a, 20b)의 면적이나 상기 본딩 패드(20a, 20b)에 전기적으로 접속된 상기 컨덴서의 정전 용량을 바꿈에 따라 행한다.
〔실시예 8〕
도 19, 도 20 및 도 21은, 본 발명의 실시예 8에 따른 박막 압전 소자를 나타내는 도면이다.
도면 중, 참조 부호 11은 실리콘(Si) 반도체로 이루어지는 웨이퍼이고, 12a ∼ 12c는 박막 압전 소자, 13은 웨이퍼(11)의 기준면을 나타내는 배향판이고, 25는 실리콘(Si) 반도체 기판, 15는 하부 전극, 16은 하부 전극(15)과 동일 전위의 본딩 패드, 17은 티탄 산연(PbTiO3)을 이용한 압전 박막, 18a, 18b는 상부 전극, 19a, 19b는 인출 전극, 20a, 20b는 상부 전극(18a, 18b)에 각각 접속된 본딩 패드, 21은 비어 홀이다.
도 19는, 웨이퍼(11) 상의 위치에 따라 박막 압전 소자(12a∼ 12c)의 상부 전극(18a, 18b)의 길이 Le나 폭 We, 상기 상부 전극(18a, 18b)간 거리 Lg, 인출 전극(19a, 19b)의 길이 La나 폭 Wa, 본딩 패드(20a, 20b)의 면적등 중 적어도 하나이상을 바꾸고 있다. 도 8로부터 도 18에 나타낸 바와 같이, 상기 박막 압전 소자(12a∼ 12c)는, 상기 상부 전극(18a, 18b)의 길이 Le나 폭 We, 상기 상부 전극(18a, 18b)간 거리 Lg, 상기 인출 전극(19a, 19b)의 길이 La나 폭 Wa, 상기 본딩 패드(20a, 20b)의 면적이나 상기 본딩 패드(20a, 20b)에 전기적으로 접속된 상기 컨덴서의 정전 용량등을 바꿈에 따라, 상기 웨이퍼(11) 상의 위치에 따른 통과 특성의 변동을 보상할 수 있다. 이 때문에, 상기 웨이퍼(11) 상의 위치에 따라 상기 압전 박막(17)의 두께에 분포가 생겨도, 통과 특성의 변동이 적은 박막 압전 소자(12)를 얻을 수 있다.
또한, 도 1에 나타낸 실시예의 갈륨 비소(GaAs) 반도체 기판(14)은, 절연성이 좋고, 상기 박막 압전 소자(12)를 구성하는 데다가, 상기 반도체 기판(14)에 의한 손실을 최소한으로 할 수 있는 이점이 있다. 그러나, 가격이 고가이기 때문에, 제조 비용의 면에서는 불리하다. 한편, 실리콘(Si) 반도체 기판(25)은, 대량으로 생산되고, 웨이퍼(11)의 비용이 싸다. 게다가, 웨이퍼의 지름이 크고, 1매의 웨이퍼로 갈륨 비소(GaAs) 반도체 기판(14)에 비교하여, 보다 대량의 상기 박막 압전 소자(12)를 만들 수 있기 때문에, 보다 싼 제조 비용이 된다. 한편, 웨이퍼(11)의 면적이 크기 때문에, 웨이퍼(11) 내에서의 상기 압전 박막(17)의 두께의 변동이 커지고, 웨이퍼(11) 내에서의 통과 특성의 변동을 보상하는 것이 갈륨 비소(GaAs) 반도체 기판(14)에 비교하여, 더욱 중요해진다.
도 20은 도 19에 나타낸 박막 압전 소자(12a, 12b, 12c)의 확대도이고, 도 21은 도 20의 B-B 부의 단면도이다. 도 2, 도 3에 나타낸 갈륨 비소(GaAs) 반도체 기판(14)을 이용한 박막 압전 소자(12)와, 도 20, 도 21에 나타낸 실리콘(Si) 반도체 기판(25)을 이용한 박막 압전 소자(12)가, 반도체 기판을 제외하고, 전부 동일한 재료, 동일한 치수로 이루어지는 경우, 도 4에 나타낸 벌크 초음파 필터의 등가 회로(24)는 양자에서 동일하고, 반도체 기판의 변동에 기인하여 차가 생기는 컨덴서 CS1, CS2, CiO, 인덕터 LS1, 저항 RS1의 소자치의 차가 양자의 통과 특성의 차가 된다. 따라서, 실리콘(Si) 반도체 기판(25)을 이용한 박막 압전 소자에서 상기 웨이퍼(11) 상의 상기 압전 박막(17)의 두께의 분포를 보상하는 경우에는, 갈륨 비소(GaAs) 반도체 기판(14)을 이용한 경우와 보상하는 주파수 변동량이 동일해도, 상기 박막 압전 소자(12)의 상기 상부 전극(18a, 18b)의 길이 Le나 폭 We, 상기 상부 전극(18a, 18b)간 거리 Lg, 상기 인출 전극(19a, 19b)의 길이 La나 폭 Wa, 상기 본딩 패드(20a, 20b)의 면적등의 변화량은 다른 것이 된다.
〔실시예 9〕
도 22, 도 23 및 도 24는, 본 발명의 실시예 9에 따른 박막 압전 소자를 나타내는 도면이다.
도면 중, 11은 갈륨 비소(GaAs) 반도체로 이루어지는 웨이퍼이고, 12a ∼ 12c는 박막 압전 소자, 13은 웨이퍼(11)의 기준면을 나타내는 배향판, 14는 갈륨비소(GaAs) 반도체 기판, 15는 하부 전극, 16은 하부 전극(15)과 동일 전위의 본딩 패드, 17은 PZT(PbTiO3-PbZrO3)을 이용한 압전 박막, 18은 상부 전극, 19는 인출 전극, 20은 상부 전극에 접속된 본딩 패드, 21은 관통홀이다.
도 22는, 웨이퍼(11) 상의 박막 압전 소자의 위치에 따라 패턴 형상을 바꾼 것을 나타내는 일례이다.
도 22에서는, 배향판(13)에 평행한 방향에서는 웨이퍼(11) 중앙부의 박막 압전 소자(12a)로부터 웨이퍼(11) 단부의 박막 압전 소자(12b)까지는 동일한 형상으로 하고, 상기 배향판(13)에 수직인 방향을 따라, 상기 웨이퍼(11) 단부의 박막 압전 소자(12c)에 가까워짐에 따라 본딩 패드(20)와 상부 전극(18)의 폭 We와 인출 전극(19)의 길이 La를 바꾸고 있다. 이러한 형태의 변화는, 상기 웨이퍼(11) 상에서의 압전 박막(17)의 두께의 분포가, 상기 배향판(13)에 평행한 방향에서는 거의 균일하고, 상기 배향판(13)에 수직인 방향으로 변화하는 경우에 알맞은 방법이다.
또한, 도 23에 나타낸 바와 같이 이 실시예에 따른 박막 압전 소자(12)는, 벌크 초음파 공진기이다. 벌크 초음파 공진기는, 도 2에 나타낸 벌크 초음파 필터와 다르게, 상부 전극(18)은 하나이다. 이 때문에, 이 실시예에서는 도 4에 나타낸 등가 회로 중의 한쪽 상부 전극(18)에 상당하는 부분을, 등가 회로로서 이용한다. 도 23에 나타낸 바와 같은 박막 압전 소자(12)는, 1단자 대 공진기로서 동작한다. 이 때문에 도 6에 나타낸 바와 같은 필터 특성이 아니고, 직렬 공진 주파수와 병렬 공진 주파수를 구비한 공진기 특성이 된다. 이 때문에, 상기 압전 박막(17)의 두께의 변화는, 직접 직렬 공진 주파수와 병렬 공진 주파수의 변화가 된다. 이 종류의 공진기의 경우, 상기 직렬 공진 주파수와 상기 병렬 공진 주파수는, 공진기에 리액턴스 소자를 접속함으로써 변화한다. 도 23에 나타낸 박막 압전 소자(12)에서는, 상부 전극(18)의 길이 Le와 폭 We가 공진기의 임피던스를 주로 결정하고, 인출 전극(19)과 본딩 패드(20)가 상기 공진기에 접속된 리액턴스 소자에 상당하고, 상기 인출 전극(19)의 길이 La와 폭 Wa 및 본딩 패드(20)의 면적이, 상기 공진기에 접속된 리액턴스 소자의 소자치를 결정한다.
따라서, 상기 인출 전극(19)의 길이 La와 폭 Wa 및 본딩 패드(20)의 면적을 바꿈에 따라 상기 공진기의 상기 직렬 공진 주파수와 상기 병렬 공진 주파수를 바꿀 수 있고, 또한 상기 상부 전극(18)의 길이 Le와 폭 We를 바꿈에 따라, 상기 공진기의 임피던스와, 상기 공진기에 접속된 리액턴스 소자의 임피던스와의 값의 관계를 변화시킬 수 있으므로, 도 10으로부터 도 18까지 나타낸 경우와 유사하여, 상기 상부 전극(18)의 길이 Le와 폭 We와, 상기 인출 전극(19)의 길이 La와 폭 Wa와,상기 본딩 패드(20)의 면적을 바꿈에 따라 상기 공진기의 상기 직렬 공진 주파수와 상기 병렬 공진 주파수를 바꿀 수 있다. 또한, 상기 본딩 패드(20)의 면적을 바꾸는 것과, 상기 본딩 패드(20)에 전기적으로 접속된 컨덴서의 용량을 바꾸는 것은, 거의 동일한 효과가 있다.
〔실시예 10〕
도 25는 본 발명의 실시예 10에 따른 박막 압전 소자를 나타내는 도면이다.
도 26은 도 25에 나타낸 박막 압전 소자의 확대도, 도 27은 도 26의 B-B 단면도이다.
도면 중, 참조 부호 11은 실리콘(Si) 반도체로 이루어지는 웨이퍼이고, 12a ∼ 12c는 박막 압전 소자, 13은 웨이퍼(11)의 기준면을 나타내는 배향판, 25는 실리콘(Si) 반도체 기판, 15는 하부 전극, 16은 하부 전극(15)과 동일 전위의 본딩 패드, 17은 산화 아연(ZnO)을 이용한 압전 박막, 18a, 18b는 상부 전극, 19a, 19b는 인출 전극, 20a, 20b는 상부 전극(18a, 18b)에 접속된 본딩 패드, 26은 에칭 홀, 27은 유전체 박막, 28은 공동이다.
도 25에서는, 웨이퍼(11) 중앙부의 박막 압전 소자(12a)에 대해 동심 원형으로 상기 웨이퍼(11) 중앙부로부터 떨어짐에 따라 박막 압전 소자의 형상을 바꿔, 예를 들면 배향판(13)에 평행한 방향의 상기 웨이퍼(11) 단부의 박막 압전 소자(12b)와 상기 배향판(13)에 수직인 방향의 상기 웨이퍼(11) 단부의 박막 압전 소자(12c)를 동일한 모양으로, 상부 전극(18a, 18b)의 길이 Le와 상부 전극간 거리 Lg를 변화시키고있다. 이러한, 웨이퍼(11) 중앙부에 대해 동심원형으로 박막 압전소자의 형상을 바꾸는 방법은, 웨이퍼(11) 중앙부에 대해 동심원형으로 상기 압전 박막(17)의 두께가 변화하는 경우에 적합하다.
도 26 및 도 27에 나타낸 박막 압전 소자(12)는, 상부 전극(18a, 18b)이 존재하는 표면측으로부터, 예를 들면 유전체 박막(27)에 에칭 홀(26)을 뚫고, 이어서 상기 에칭 홀(26)로부터 상기 실리콘(Si) 반도체 기판(25)을 이방성 에칭에 의해 제거하고, 하부 전극(15)의 이면측에 공동(28)을 만든다. 박막 압전 소자(12)로서의 탄성적인 공진은, 상기 하부 전극(15) 밑에 공기의 층이 있으면 좋고, 비어 홀(21)의 작성법이, 도 27에 나타낸 바와 같이 표면측으로부터 작성해도, 도 24에 나타낸 바와 같이 이면측으로부터 작성해도, 상기 박막 압전 소자(12)의 특성은 동일하다. 또한, 도 27에는 반도체 기판(25)과 하부 전극(15) 사이에 유전체 박막(27)이 있지만, 도 21 및 도 24에 나타낸 예에서도, 도면에서는 생략되어 있지만, 실제의 박막 압전 소자(12)에서는 유전체 박막(27)이 존재한다.
〔실시예 11〕
도 28은 본 발명의 실시예 11에 따른 박막 압전 소자를 나타내는 도면이다.
도 29는 도 28에 나타낸 박막 압전 소자의 확대도, 도 30은 도 29의 B-B 단면도이다.
도면 중, 참조 부호 11은 갈륨 비소(GaAs) 반도체로 이루어지는 웨이퍼이고, 12a ∼ 12c는 박막 압전 소자, 13은 웨이퍼(11)의 기준면을 나타내는 배향판, 14는 갈륨비소(GaAs) 반도체 기판, 15는 하부 전극, 16은 하부 전극(15)과 동일 전위의 본딩 패드, 17은 질화 알루미늄(AlN)을 이용한 압전 박막, 18a, 18b는 상부 전극,19a, 19b는 인출 전극, 20a, 20b는 상부 전극(18a, 18b)에 각각 접속된 본딩 패드, 28은 공동이고, 29a는 상부 전극(18a)은 전기적으로 접속되지 않은 제2 전극이다. 또한, 29b도 상부 전극(18b)은 전기적으로 접속되지 않은 제2 전극이다.
도 28에 나타내는 실시예에서는 제2 전극(29a, 29b)의 길이 Le2와, 제2 전극(29a)과 상부 전극(18a)과의 거리 Lg2를 바꾸고 있다. 또한, Lg2는 제2 전극(29b)과 상부 전극(18b)의 거리이기도 하다. 웨이퍼(11)의 중앙부의 박막 압전 소자(12a)에 대해 배향판(13)에 평행한 방향에서는 상기 웨이퍼(11) 단부의 박막 압전 소자(12b)에 가까워짐에 따라 제2 전극(29a)과 상부 전극(18a)의 거리 Lg2 (내지, 제2 전극(29b)과 상부 전극(18b)과의 거리 Lg2)를 변화시키고, 상기 배향판(13)에 수직인 방향에서는 상기 웨이퍼(11) 단부의 박막 압전 소자(12c)에 가까워짐에 따라 제2 전극(29a, 29b)과 상부 전극(18a, 18b) 각각의 거리 Lg2와 제2 전극(29a, 29b)의 길이 Le2를 변화시키고 있다. 이러한 방법은, 예를 들면 상기 압전 박막(17)의 두께 h의 분포뿐만 아니라, 상기 압전 박막(17)을 구성하는 재료의 조성비의 변화등에 따라 상기 웨이퍼(11) 상의 박막 압전 소자의 특성이, 상기 배향판(13)에 평행한 방향과 수직인 방향에서, 변화의 경향이 다른 경우에 적용할 수 있다. 예를 들면, 상기 배향판(13)에 평행한 방향에서는 박막 압전 소자(12b)의 통과 영역이 변화하고, 수직인 방향에서는 박막 압전 소자(12c)의 통과 영역과 대역 폭이 변화한 경우, 상기 배향판(13)에 평행한 방향에서는, 상기 박막 압전 소자(12b)의 통과 영역를 보상하고, 수직인 방향에서는 상기 박막 압전 소자(12c)의 통과 영역과 대역 폭의 양방을 보상할 필요가 있고, 상기 배향판(13)에평행한 방향과 수직인 방향에서 박막 압전 소자의 형상의 변화를 바꿀 필요가 있다.
도 29는 도 28에 나타낸 박막 압전 소자(12a, 12b, 12c)의 확대도이고, 도 30은 도 29 중의 B-B 사이의 단면도이다.
하부 전극(15)의 이면측의 공동(28)을, 상기 갈륨비소(GaAs) 반도체 기판(14)을 에칭 처리하지 않고 구성되어 있다. 이 경우에도, 벌크 초음파 필터로서의 특성은, 상기 갈륨비소(GaAs) 반도체 기판(14)을 에칭 처리한 경우의 특성과 거의 동일하다.
〔실시예 12〕
도 31, 도 32 및 도 33은, 본 발명의 실시예 12에 따른 박막 압전 소자를 나타내는 도면이다.
도면 중, 참조 부호 11은 실리콘(Si) 반도체로 이루어지는 웨이퍼이고, 12a ∼ 12c는 박막 압전 소자, 13은 웨이퍼(11)의 기준면을 나타내는 배향판, 25는 실리콘(Si) 반도체 기판, 15는 하부 전극, 16은 하부 전극(15)과 동일 전위의 본딩 패드, 17은 티탄산연(PbTiO3)을 이용한 압전 박막, 18a는 입력측 상부 전극, 18b는 출력측 상부 전극, 19a, 19b는 인출 전극, 20a, 20b는 상부 전극(18a, 18b)에 각각 접속된 본딩 패드, 29a, 29b는 실시예 11과 마찬가지로 상부 전극(18a, 18b)은 전기적으로 접속되어 있지 않은 제2 전극, 30은 상부 전극(18a, 18b)은 전기적으로 접속되지 않은 제3 전극, 31은 유전체, 32은 컨덴서의 전극, 33은 상기 컨덴서의전극(32)과 본딩 패드(20a)를 전기적으로 접속하는 접속 전극, 34는 음향적으로 특성이 다른 재료를 다층으로 하여 등가적으로 공동(28)과 같은 기능을 다하는 유전체층이다.
도 31로부터 도 33에 나타낸 실시예에서는 컨덴서의 전극(32)의 면적을 웨이퍼(11) 상의 위치에 따라 바꾸고 있다. 이에 따라, 도 4에 나타낸 등가 회로의 컨덴서 CS1을 바꾼 것과 거의 동일한 효과가 되고, 상기 웨이퍼(11) 상에서의 상기 박막 압전 소자(12)의 특성의 변동을 보상할 수 있다.
도 32은 도 31에 나타낸 박막 압전 소자(12a, 12b, 12c)의 확대도이다.
여기서는, 입력측 상부 전극(18a)과 출력측 상부 전극(18b) 사이에, 제3 전극(30)을 배치하고 있다.
도 33은 도 32 중의 B-B 사이의 단면도이다.
입력측 본딩 패드(20a)와 접지측의 본딩 패드(16) 사이에 전기적으로 병렬로, 유전체(31)와 컨덴서의 전극(32)으로 이루어지는 컨덴서가 접속 전극(33)에 의해 접속되어 있다. 도 32는, 상기 컨덴서가 입력측 본딩 패드(20a)에만 접속되어 있지만, 출력측 본딩 패드(20b)에 마찬가지로 접속하는 것도 가능하다. 또한, 제3 전극(30)의 길이 Le3, 제3 전극(30)과 상부 전극(18a, 18b)과의 거리 Lg3 중 적어도 어느 하나를 변화시켜도 된다.
이상과 같이, 상기 웨이퍼(11) 상에서 발생하는 특성 변동, 예를 들면 압전 박막(17)의 두께의 분포를 원인으로 하는 공진 주파수의 변동을, 웨이퍼(11) 상의위치에 따라, 박막 압전 소자(12)의 패턴 형상을 바꿈에 따라 보상하고, 웨이퍼(11) 상의 위치에 상관없이 특성이 갖추어진 박막 압전 소자를 얻을 수 있다.
이와 같이, 박막 압전 소자(12)의 패턴 형상을 바꾸는 경우, 상기 패턴 형상을 바꿈에 따른 보상 범위의 한계가 존재한다. 이 한계는, 상기 박막 압전 소자(12)에 사용하는 압전 박막(17)의 종류, 상부 전극(18, 18a, 18b)의 종류, 하부 전극(15)의 종류, 유전체 박막(27)의 종류, 압전 박막(17)의 두께, 상부 전극(18, 18a, 18b)의 두께, 하부 전극(15)의 두께, 유전체 박막(27)의 두께 및 상기 박막 압전 소자의 패턴 형상에 따라 다르다. 특히, 상기 압전 박막(17)의 종류는, 상기 보상 범위의 한계를 결정하는 큰 요소이다. 일반적으로, 압전 박막(17)의 전기 기계 결합 계수가 큰 쪽이, 상기 보상 범위를 크게 할 수 있다. 상기 전기 기계 결합 계수는, 도 6으로부터 도 18에 나타낸 계산예의 경우, 등가 압전 계수 e와 큰 상관이 있다.
상기 전기 기계 결합 계수는, 납계 압전 세라믹스인 티탄산연(PbTiO3)이나 PZT(PbTiO3-PbZrO3) 등이 특히 우수한 특성을 갖는다. 또한, 이 종류의 납계 압전 세라믹스는, 압전 박막 성막시의 온도가 높기 때문에, 융점이 높고, 또한 화학적으로 안정적인 백금(Pt), 혹은 금(Au)을 하부 전극(15)에 이용하는 것 및 기판에 갈륨비소(GaAs)나 실리콘(Si) 등의 반도체 기판을 이용하는 것은 필수이고, 특히 백금(Pt)은 화학적 안정성에 우수하다. 티탄산연(PbTiO3)은, 특히 고주파수에서의 Q가우수한 재료이고, 박막 압전 소자와 같은 ㎓대 이상에서의 사용을 전제로 한 소자에는, 특히 우수한 재료이다. 그러나, 한편 다른 산화아연(ZnO)이나 질화 알루미늄(AlN)에 비해 구성 재료의 종류가 많기 때문에, 웨이퍼(11) 전면에 걸쳐 균일한 조성으로 성막하는 것이 어렵고, 웨이퍼(11)면 내에서의 특성의 변동의 보상이 매우 중요하다. PZT(PbTiO3-PbZrO3)는, 구성 요소인 티탄 산연(PbTiO3)과 지르콘 산연(PbZrO3)의 조성비를 바꿈에 따라, 여러가지 특성의 압전 박막(17)을 얻을 수 있고, 티탄산연(PbTiO3)만의 경우보다도, 큰 전기 기계 결합 계수를 얻을 수 있기 때문에, 이 종류의 박막 압전 소자의 설계상의 자유도가 큰 이점이 있다. 그러나, 티탄산연(PbTiO3)보다도, 또한 구성 재료의 종류가 많기 때문에, 웨이퍼(11) 전면에 걸쳐 균일한 조성으로 성막하는 것이 어렵고, 웨이퍼(11)면 내에서의 특성 변동의 보상이 매우 중요하다.
한편, 산화 아연(ZnO)이나 질화 알루미늄(AlN)과 같은 납을 포함하지 않은 압전 세라믹스는, 전기 기계 결합 계수는 납계 압전 세라믹스에 뒤떨어지지만, Q가 매우 큰 특징이 있다. 이것은, 예를 들면 필터를 구성하는 경우, 좁은 휴대 지역인 필터에 적합하다는 것을 의미한다. 좁은 휴대 지역 필터는, 약간이라도 웨이퍼(11)면 내에서 압전 박막(17)의 두께가 변화하면, 소요 대역으로부터 상기 필터의 통과 영역이 어긋나 버린다. 이 때문에, 상기 웨이퍼(11)면 내에서의 상기 압전 박막(17)의 두께의 분포를 보상할 필요가 있고, 웨이퍼(11)면 내에서의 특성 변동의 보상이 매우 중요하다. 또한, 이 종류의 납을 포함하지 않은 압전 세라믹스는,압전 박막의 성막 온도가 비교적 낮고, 상기된 갈륨 비소(GaAs)나 실리콘(Si)등의 반도체 기판 외에 유리 기판을 이용하는 것이 가능하고, 또한 하부 전극(15)에 융점이 낮은 알루미늄(Au) 등의 백금(Pt)이나 금(Au) 이외의 금속 재료를 이용하는 것도 가능하다.
이상은, 박막 압전 소자(12)의 패턴 형상 중, 상부 전극(18, 18a, 18b)의 길이Le 및 폭 We, 입력측 상부 전극(18a)과 출력측 상부 전극(18b)의 거리 Lg, 인출 전극(19, 19a, 19b)의 길이 La 및 폭 Wa, 본딩 패드(20, 20a, 20b)의 면적, 본딩 패드(20a, 20b)에 전기적으로 접속된 컨덴서의 전극(32)의 면적, 제2 전극(29a, 29b)의 길이 Le2, 제2 전극(29a, 29b)과 상부 전극(18a, 18b)의 거리 Lg2, 제3 전극(30)의 길이Le3, 제3 전극(30)과 상부 전극(18a, 18b)의 거리 Lg3 등의 파라메터 중 복수의 조합에 대해 변화시킨 예를 나타냈지만, 도 8로부터 도 18에 나타낸 바와 같이, 상기 파라메터 하나만을 변화시켜 보상하면 충분한 경우도 있다.
한편, 상부 전극(18, 18a, 18b)의 길이 Le 및 폭 We, 입력측 상부 전극(18a)과 출력측 상부 전극(18b)의 거리 Lg, 인출 전극(19, 19a, 19b)의 길이 La 및 폭 Wa, 본딩 패드(20a, 20b)의 면적, 본딩 패드(20a, 20b)에 전기적으로 접속된 컨덴서의 전극(32)의 면적, 제2 전극(29a, 29b)의 길이 Le2, 제2 전극(29a, 29b)과 상부 전극(18a, 18b)의 거리 Lg2, 제3 전극(30)의 길이 Le3, 제3 전극(30)과 상부 전극(18a, 18b)의 거리 Lg3 등의 파라메터 중에서, 실시예에서는 나타내지 않은 조합이 가장 유효한 경우도 있다. 즉, 상부 전극(18, 18a, 18b)의 길이 Le 및 폭 We, 입력측 상부 전극(18a)과 출력측 상부 전극(18b)의 거리 Lg, 인출 전극(19, 19a,19b)의 길이 La 및 폭 Wa, 본딩 패드(20, 20a, 20b)의 면적, 본딩 패드(20a, 20b)에 전기적으로 접속된 컨덴서의 전극(32)의 면적, 제2 전극(29a, 29b)의 길이 Le2, 제2 전극(29a, 29b)과 상부 전극(18a, 18b)의 거리 Lg2, 제3 전극(30)의 길이 Le3, 제3 전극(30)과 상부 전극(18a, 18b)의 거리 Lg3 등의 파라메터 중에서의 임의의 조합에 대해 웨이퍼(11) 상에서 변화시켜 변동을 보상할 수 있다.
또한, 본 발명의 실시예에서 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 20, 도 22, 도 23, 도 25, 도 26, 도 28, 도 29, 도 31, 도 32에 나타낸 박막 압전 소자의 패턴 형상은 일례이다. 상기 실시예에서 상술된 패턴 형상에 한정할 필요는 없고, 박막 압전 소자의 특성에 영향을 주는 임의의 패턴 형상을 웨이퍼(11) 상에서 변화시켜, 본 발명을 실시할 수 있다.
또한, 본 발명은 도 21, 도 24, 도 27, 도 30, 도 33에 나타낸 박막 압전 소자의 단면 형상에 한정할 필요는 없고, 예를 들면 도 23에 나타낸 벌크 초음파 공진기를 직렬 요소와 병렬 요소로서, 사다리형 접속한 라더형 필터의 경우라도 효과는 동일하다. 또한, 도 21, 도 24, 도 27, 도 30, 도 33에 나타낸 박막 압전 소자의 단면 형상과, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 20, 도 22, 도 23, 도 25, 도 26, 도 28, 도 29, 도 31, 도 32에 나타낸 박막 압전 소자의 패턴 형상은, 임의의 조합의 경우라도 효과는 동일하다.
또한, 상술된 실시예에서는, 박막 압전 소자의 패턴 형상 중, 상부 전극(18a, 18b)의 길이 Le 및 폭 We, 인출 전극(19a, 19b)의 길이 La 및 폭 Wa, 본딩 패드(20a, 20b)의 면적, 본딩 패드(20a, 20b)에 전기적으로 접속된 컨덴서의 전극(32)의 면적, 제2 전극(29a, 29b)의 길이 Le2, 제2 전극(29a, 29b)과 상부 전극(18a, 18b) 각각의 거리 Lg2, 제3 전극(30)과 상부 전극(18a, 18b) 각각의 거리 Lg3 등의 파라메터를, 웨이퍼 상의 위치에 따라 변화시키는 경우에, 하나의 박막 압전 소자 상에서는, 각 요소 a, b에 대해, 상기 파라메터를 동일하게 변화시키는 예를 나타냈지만, 각 요소 a, b에 대해 상기 파라메터를 다르게 변화시켜도 상관없다. 상기 파라메터를 다르게 변화시킨다는 것은, 예를 들면 상부 전극(18a, 18b)의 길이 Le를 박막 압전 소자의 웨이퍼 상의 위치에 따라 다르게 할 뿐만 아니라, 하나의 박막 압전 소자 상에서 상부 전극(18a)의 길이 Le와 상부 전극(18b)의 길이 Le를 다르게 하는 것이다. 또한, 예를 들면 제2 전극(29a, 29b)과 상부 전극(18a, 18b) 각각의 거리 Lg2를 박막 압전 소자의 웨이퍼 상의 위치에 따라 다르게 할 뿐만 아니라, 제2 전극(29a)과 상부 전극(18a)과의 거리 Lg2와 제2 전극(29b)과 상부 전극(18b) 거리 Lg2를 하나의 박막 압전 소자 상에서 다르게 한 것이다.
이와 같이, 파라메터를 다르게 변화시킴으로써, 동일하게 변화시키는 것보다도 보상할 수 있는 범위를 보다 넓게 할 수 있다.
이상과 같이, 본 발명에 따르면 웨이퍼 상의 위치에 따라, 상부 전극의 길이 Le나 폭 We, 입출력 상부 전극간 거리 Lg, 인출 전극의 길이 La나 폭 Wa, 본딩 패드의 면적, 본딩 패드에 전기적으로 접속된 컨덴서의 전극 면적등의 박막 압전 소자의 패턴 형상 중 적어도 하나 이상을 바꿈에 따라, 웨이퍼 상의 위치에 따라 생기는 상기 박막 압전 소자의 특성의 변동을 저감시키고, 상기 웨이퍼 상의 위치에 상관없이 동일한 특성의 박막 압전 소자를 얻을 수 있다.
이에 따라, 박막 압전 소자의 재료의 종류와 재료의 조합 및 압전 박막의 두께를 한정시키지 않고, 다양한 박막 압전 소자를 실현할 수 있어, 산업상 유용하다.
이에 따라, 박막 압전 소자의 재료의 종류와 재료의 조합 및 압전 박막의 두께를 한정시키지 않고, 다양한 박막 압전 소자를 실현할 수 있어, 산업상 유용하다.

Claims (7)

  1. 웨이퍼 상의 다수의 위치에 장착된 다수의 박막 압전 소자에 있어서,
    상기 다수의 박막 압전 소자 각각은
    상기 웨이퍼 상에 형성된 하부 전극(bottom electrode);
    상기 하부 전극 상에 형성된 압전 박막 -상기 웨이퍼 상의 제1 위치에서의 상기 압전 박막의 두께는 상기 웨이퍼 상의 제2 위치에서의 상기 압전 박막의 두께보다 큼-; 및
    상기 압전 박막 상에 형성된 복수의 상부 전극
    을 포함하되,
    상기 박막 압전 소자의 상기 압전 박막 두께 변화에 따른 상기 박막 압전 소자간의 공진 주파수의 변화를 억제하도록, 상기 제2 위치에서의 상기 상부 전극들간의 간격보다 상기 제1 위치에서의 상기 상부 전극들간의 간격이 큰 것을 특징으로 하는 박막 압전 소자.
  2. 웨이퍼 상의 다수의 위치에 장착된 다수의 박막 압전 소자에 있어서,
    상기 다수의 박막 압전 소자 각각은
    상기 웨이퍼 상에 형성된 하부 전극(bottom electrode);
    상기 하부 전극 상에 형성된 압전 박막 -상기 웨이퍼 상의 제1 위치에서의 상기 압전 박막의 두께는 상기 웨이퍼 상의 제2 위치에서의 상기 압전 박막의 두께보다 큼-; 및
    상기 압전 박막 상에 형성된 적어도 하나의 상부 전극
    을 포함하되,
    상기 박막 압전 소자의 상기 압전 박막 두께 변화에 따른 상기 박막 압전 소자간의 공진 주파수의 변화를 억제하도록, 상기 제2 위치에서의 상기 상부 전극의 폭보다 상기 제1 위치에서의 상기 상부 전극의 폭이 큰 것을 특징으로 하는 박막 압전 소자.
  3. 웨이퍼 상의 다수의 위치에 장착된 다수의 박막 압전 소자에 있어서,
    상기 다수의 박막 압전 소자 각각은
    상기 웨이퍼 상에 형성된 하부 전극(bottom electrode);
    상기 하부 전극 상에 형성된 압전 박막 -상기 웨이퍼 상의 제1 위치에서의 상기 압전 박막의 두께는 상기 웨이퍼 상의 제2 위치에서의 상기 압전 박막의 두께보다 큼-; 및
    상기 압전 박막 상에 형성된 적어도 하나의 상부 전극
    을 포함하되,
    상기 박막 압전 소자의 상기 압전 박막 두께 변화에 따른 상기 박막 압전 소자간의 공진 주파수의 변화를 억제하도록, 상기 제2 위치에서의 상기 상부 전극의 길이보다 상기 제1 위치에서의 상기 상부 전극의 길이가 큰 것을 특징으로 하는 박막 압전 소자.
  4. 웨이퍼 상의 다수의 위치에 장착된 다수의 박막 압전 소자에 있어서,
    상기 다수의 박막 압전 소자 각각은
    상기 웨이퍼 상에 형성된 하부 전극(bottom electrode);
    상기 하부 전극 상에 형성된 압전 박막 -상기 웨이퍼 상의 제1 위치에서의 상기 압전 박막의 두께는 상기 웨이퍼 상의 제2 위치에서의 상기 압전 박막의 두께보다 큼-;
    상기 압전 박막 상에 형성된 적어도 하나의 상부 전극; 및
    상기 상부 전극과 본딩 패드부를 접속시키는 인출 전극
    을 포함하되,
    상기 박막 압전 소자의 상기 압전 박막 두께 변화에 따른 상기 박막 압전 소자간의 공진 주파수의 변화를 억제하도록, 상기 제2 위치에서의 상기 인출 전극의 길이보다 상기 제1 위치에서의 상기 인출 전극의 길이가 큰 것을 특징으로 하는 박막 압전 소자.
  5. 웨이퍼 상의 다수의 위치에 장착된 다수의 박막 압전 소자에 있어서,
    상기 다수의 박막 압전 소자 각각은
    상기 웨이퍼 상에 형성된 하부 전극(bottom electrode);
    상기 하부 전극 상에 형성된 압전 박막 -상기 웨이퍼 상의 제1 위치에서의 상기 압전 박막의 두께는 상기 웨이퍼 상의 제2 위치에서의 상기 압전 박막의 두께보다 큼-;
    상기 압전 박막 상에 형성된 적어도 하나의 상부 전극; 및
    상기 상부 전극과 본딩 패드부를 접속시키는 인출 전극
    을 포함하되,
    상기 박막 압전 소자의 상기 압전 박막 두께 변화에 따른 상기 박막 압전 소자간의 공진 주파수의 변화를 억제하도록, 상기 제2 위치에서의 상기 인출 전극의 폭보다 상기 제1 위치에서의 상기 인출 전극의 폭이 작은 것을 특징으로 하는 박막 압전 소자.
  6. 웨이퍼 상의 다수의 위치에 장착된 다수의 박막 압전 소자에 있어서,
    상기 다수의 박막 압전 소자 각각은
    상기 웨이퍼 상에 형성된 하부 전극(bottom electrode);
    상기 하부 전극 상에 형성된 압전 박막 -상기 웨이퍼 상의 제1 위치에서의 상기 압전 박막의 두께는 상기 웨이퍼 상의 제2 위치에서의 상기 압전 박막의 두께보다 큼-;
    상기 압전 박막 상에 형성된 적어도 하나의 상부 전극; 및
    상기 상부 전극과 본딩 패드부를 접속시키는 인출 전극
    을 포함하되,
    상기 박막 압전 소자의 상기 압전 박막 두께 변화에 따른 상기 박막 압전 소자간의 공진 주파수의 변화를 억제하도록, 상기 제2 위치에서의 상기 인출 전극의길이가 상기 제1 위치에서의 상기 인출 전극의 길이보다 길거나, 또는 상기 제2 위치에서의 상기 인출 전극의 폭이 상기 제1 위치에서의 상기 인출 전극의 폭보다 작거나, 또는 상기 제2 위치에서의 상기 본딩 패드부의 면적이 상기 제1 위치에서의 상기 본딩 패드부의 면적보다 작은 것을 특징으로 하는 박막 압전 소자.
  7. 웨이퍼 상의 다수의 위치에 장착된 다수의 박막 압전 소자에 있어서,
    상기 다수의 박막 압전 소자 각각은
    상기 웨이퍼 상에 형성된 하부 전극(bottom electrode);
    상기 하부 전극 상에 형성된 압전 박막 -상기 웨이퍼 상의 제1 위치에서의 상기 압전 박막의 두께는 상기 웨이퍼 상의 제2 위치에서의 상기 압전 박막의 두께보다 큼-;
    상기 압전 박막 상에 형성된 적어도 하나의 상부 전극; 및
    컨덴서
    를 포함하되,
    상기 박막 압전 소자의 상기 압전 박막 두께 변화에 따른 상기 박막 압전 소자간의 공진 주파수의 변화를 억제하도록, 상기 제2 위치에서의 상기 컨덴서의 면적보다 상기 제1 위치에서의 상기 컨덴서의 면적이 작은 것을 특징으로 하는 박막 압전 소자.
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