KR100359641B1 - Semiconductor Memory Device - Google Patents
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
본 발명은 반도체 메모리 소자에 관한 것이다.The present invention relates to a semiconductor memory device.
종래의 반도체 메모리 소자에서는 "0"과 "1"의 상태의 차이가 작기 때문에 노이즈 마진(noise margin)이 작고, 이에따라 감도(sensitivity)를 개선하기 위하여 감지 증폭기(sensing amplifier)와 주변회로를 매우 복잡하게 구성해야 되므로, 칩의 면적을 크게 차지하게 되고 궁극적으로 고집적화의 한계가 있는 문제점이 있다.In the conventional semiconductor memory device, since the difference between the states of "0" and "1" is small, the noise margin is small, and thus, the sensing amplifier and the peripheral circuit are very complicated to improve the sensitivity. Since it must be configured in such a way, there is a problem in that it occupies a large area of the chip and ultimately has a limitation of high integration.
본 발명은 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 형성하여 채널 사이의 상호 작용에 의하여 정보를 저장함으로써 노이즈 마진을 개선하여서 감도를 개선하기 위한 감지증폭기와 주변회로를 단순화시켜 회로 집적도를 향상시킴과 아울러 수율을 증대시키게 된다.According to the present invention, two channels having different electrical conductivity are formed between the source and the drain to store information by interaction between the channels, thereby improving the noise margin and simplifying the sense amplifier and the peripheral circuit to improve the sensitivity. In addition to improving yields.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 형성하여 그 사이의 상호 작용을 이용하여 정보를 저장함으로써 노이즈 마진을 개선하고 회로 집적도를 향상시킴과 아울러 수율을 증대시키도록 하는 반도체 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and in particular, to form two channels having different electrical conductivity between a source and a drain, and to store information by using the interaction therebetween to improve noise margin and improve circuit integration. A semiconductor memory device for increasing the yield.
일반적으로 반도체 메모리 소자는 컴퓨터, 통신기기 등의 전자장비에 설치되어 정보를 저장하는 수단으로 널리 사용되고 있는데, 이 반도체 메모리 소자에는 휘발성 메모리(Volatile Memory)와 비휘발성 메모리(Nonvolatile Memory)의 두 종류가 있다.Generally, semiconductor memory devices are widely used as a means for storing information by being installed in electronic equipment such as computers and communication devices. There are two types of semiconductor memory devices, volatile memory and nonvolatile memory. have.
현재 사용되고 있는 휘발성 메모리 소자 중에서 대표적인 소자로는 메모리 시장의 점유율이 가장 높은 DRAM(Dynamic RAM)을 들 수 있는데, 이 DRAM은 도1에 도시된 바와 같이 한개의 트랜지스터(T1)와 한개의 축적 캐패시터(C1)로 구성되어 있으며, 트랜지스터(T1)를 통해 축적 캐패시터(C1)에 전하를 저장하였다가 이를 출력하는 동작을 수행함으로써 정보의 상태를 저장하였다 출력하게 된다. 이와 같은 DRAM은 다순한 구조를 갖기 때문에 집적화에 유리하므로 고집적 메모리에 주로 사용되고 있다. 그러나, 축적 캐패시터(C1)를 충전 및 방전 함으로써 정보를 기록하고 판독하는 동작이 수행되기 때문에 SRAM(Static RAM)에 비하여 속도가 느리다는 단점을 가지고 있다. 특히, 축적 캐패시터(C1) 내의 전하는 누설전류(IL)에 의하여 자연적으로 방출됨에 기인하여 주기적으로 축적 캐패시터(C1) 내의 전하를 보충하기 위한 리프레쉬 동작이 필요하므로, 소모 전력이 크고 이 리프레쉬 동작에 소요되는 시간만큼 동작 속도가 느리다는 문제점이 있다.Among the volatile memory devices currently used, a typical DRAM (Dynamic RAM), which has the largest market share in the memory market, includes one transistor T1 and one storage capacitor (DRAM) as shown in FIG. C1), and stores and outputs the state of information by storing the electric charge in the accumulation capacitor C1 through the transistor T1 and outputting the electric charge. Such a DRAM is mainly used for high-integrated memory because it has a simple structure and is advantageous for integration. However, since the operation of recording and reading information is performed by charging and discharging the storage capacitor C1, the speed is slower than that of static RAM (SRAM). In particular, since the charge in the accumulation capacitor C1 is naturally discharged by the leakage current I L , a refresh operation for periodically replenishing the charge in the accumulation capacitor C1 is required. There is a problem that the operation speed is as slow as the time required.
한편, 현재 사용되고 있는 비휘발성 메모리 소자 중에서 대표적인 소자로는 FRAM(Flash RAM)을 들 수 있는데, 이 FRAM은 도2에 도시된 바와같은 개념으로 동작한다. 즉,FRAM은 도2의 (a)와 같이 부유게이트(floating gate) 내의 전하(e)를 터널 산화물(tunnel oxide)를 통하여 충전하고, 이에 따라 나타나는 도2의 (b)와 같은 채널의 임계전압(threshold voltage)의 변화를 이용하여 동작시킨다. 이때,에프엔 터넬링(F-N tunneling) 현상을 따르기 때문에 수 MV/cm 이상의 높은 전계를 필요로 하고, 이로 인하여 터널 산화물의 신뢰성이 메모리의 수명과 신뢰성을 결정하는 중요한 요소로 작용한다. 도3에는 이러한 FRAM의 대표적인 소자들의 구조를 도시하였는데, 도3의 (a)에는 FLOTOX 셀의 구성도를 도시하였고, 도3의 (b)에는 플레쉬 RAM의 구성을 도시하였다. 이러한 소자는 도4에 도시된 바와같은 형태의 전류-전압 특성을 갖고 있는데, 도시된 바와같이 메모리 소자의 기본 동작인 판독(read), 기록(write), 소거(erase)의 동작을 수행한다. 도4에서, 판독의 경우에는 기록과 소거 상태에서 결정되는 전류보다 작은 전류치에 의한 정보 저장 능력을 갖게 되며 온/오프(on/off)의 비가 수십 이상을 유지하기가 어렵다. 참고로, 최근 IBM에 의하여 개발된 양자 점(quantum dot)으로 저장노드(Storage Node)를 형성한 FRAM의 전류-전압 특성의 경우에 판독조건을 0.75V로 하였을 때에 온/오프 비가 20정도이다[참고문헌; S. Tiwari et.al.,"Single charge and confinement effect in nano-crystal memories", Appl.Phys.Lett,69(9), 1232(1996)]On the other hand, among the non-volatile memory devices currently in use are representative FRAM (Flash RAM), which operates in the concept as shown in FIG. That is, the FRAM charges the charge e in the floating gate through the tunnel oxide as shown in FIG. 2A through the tunnel oxide, and thus the threshold voltage of the channel as shown in FIG. It works by changing the threshold voltage. In this case, since F-N tunneling is required, a high electric field of several MV / cm or more is required, and thus tunnel oxide reliability is an important factor in determining the life and reliability of the memory. FIG. 3 illustrates the structure of typical FRAM devices. FIG. 3A illustrates a FLOTOX cell, and FIG. 3B illustrates a flash RAM. Such a device has a current-voltage characteristic as shown in FIG. 4, and as shown, performs the operations of read, write, and erase, which are basic operations of the memory device. In Fig. 4, in the case of reading, it has the capability of storing information by a current value smaller than the current determined in the writing and erasing states, and it is difficult to keep on / off ratios of several tens or more. For reference, the current-voltage characteristic of a FRAM in which a storage node is formed with a quantum dot developed by IBM recently has an on / off ratio of about 20 when the read condition is 0.75V [ references; S. Tiwari et.al., "Single charge and confinement effect in nano-crystal memories", Appl. Phys. Lett, 69 (9), 1232 (1996)].
이외에도 Ferro-RAM, MRAM(Magneto-RAM)이나 양자 점(quantum dot)을 부유게이트로 이용하는 여러가지 메모리 소자가 제안되어 있으며 상용화내지 연구개발 단계에 있다. 그러나, 현재까지 사용되고 있는 모든 메모리 소자들은 전류 구동 부분이 채널의 전위(potential)을 정전기적, 자기적 방법으로 상태를 변화시키는 형태로 구성되어 있는데, 소자의 메모리 상태를 나타내는 채널을 한개 만큼 구비하여 이를 구동하는 구조로 형성되어 있다. 따라서, 하나의 채널의 전기적인 특성을 완벽하게 변화시키는 것이 거의 불가능하며, 이러한 이유로 인하여 메모리의 "0"과 "1"의 상태의 차이가 작기 때문에 노이즈 마진(noise margin)이 작고, 이에따라 감도(sensitivity)를 개선하기 위하여 감지 증폭기(sensing amplifier)와 주변회로를 매우 복잡하게 구성해야 되므로, 칩의 면적을 크게 차지하게 되고 궁극적으로 고집적화가 어려운 문제점이 있다.In addition, various memory devices using Ferro-RAM, MRAM (Magneto-RAM) or quantum dot as floating gates have been proposed and are in the commercialization or research and development stage. However, all the memory devices used up to now are configured in such a way that the current driving part changes the potential of the channel in an electrostatic and magnetic manner, and has one channel indicating the memory state of the device. It is formed into a structure for driving it. Therefore, it is almost impossible to completely change the electrical characteristics of one channel, and for this reason, the noise margin is small because the difference between the states of "0" and "1" of the memory is small, and thus the sensitivity ( In order to improve the sensitivity, a sensing amplifier and a peripheral circuit must be very complicated, so that a large area of the chip is occupied and ultimately, high integration is difficult.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 형성하여 이들간의 상호 작용을 이용하여 정보를 저장함으로써 노이즈 마진을 개선하여서 감도를 개선하기 위한 감지증폭기와 주변회로를 단순화시켜 회로 집적도를 향상시킴과 아울러 수율을 증대시키도록 하는 반도체 메모리 소자를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and forms two channels of different electrical conductivity between the source and the drain, and stores information by using the interaction between them to improve the noise margin to improve the sensitivity. It is an object of the present invention to provide a semiconductor memory device for improving the circuit integration and increasing the yield by simplifying the sensing amplifier and the peripheral circuit.
도1은 종래의 DRAM에 대한 회로 구성도.1 is a circuit configuration diagram of a conventional DRAM.
도2는 종래의 FRAM에서의 동작을 설명하기 위한 전위 상태도.Fig. 2 is a potential state diagram for explaining the operation in the conventional FRAM.
도3은 종래의 FRAM에 대한 구조도.3 is a structural diagram of a conventional FRAM.
도4는 종래의 FRAM에 대한 전압-전류 특성도.4 is a voltage-current characteristic diagram for a conventional FRAM.
도5는 본 발명에 따른 반도체 메모리 소자의 구조도.5 is a structural diagram of a semiconductor memory device according to the present invention;
도6은 본 발명에 따른 반도체 메모리 소자의 동작을 설명하기 위한 에너지 밴드 다이어그램.6 is an energy band diagram for explaining the operation of the semiconductor memory device according to the present invention.
도7은 본 발명에 따른 반도체 메모리 소자의 전류-전압 특성도.7 is a current-voltage characteristic diagram of a semiconductor memory device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
5-1, 5-2 : 채널 5-3 : 소오스5-1, 5-2: Channel 5-3: Source
5-4 : 드레인 5-5 : 게이트5-4: Drain 5-5: Gate
이상과 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자는, 일반적인 메모리에 사용되는 화합물 반도체 또는 Si FET 구조에서 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 소정의 간격을 두고 형성하되, 상기 두개의 채널 중에서 하나는 전기 전도도가 높으며, 다른 하나의 채널은 전기 전도도가 낮은 것을 특징으로 한다.In the semiconductor memory device of the present invention for achieving the above object, in the compound semiconductor or Si FET structure used in the general memory, two channels having different electrical conductivity between the source and the drain are formed at predetermined intervals. One of the two channels is characterized by high electrical conductivity, and the other is characterized by low electrical conductivity.
그리고, 상기 두개의 채널 중에서 전기 전도도가 높은 채널이 전기 전도도가 낮은 채널에 비하여 상방향에 형성된 것을 특징으로 한다.In addition, a channel having a high electrical conductivity is formed in the upper direction of the two channels as compared with a channel having a low electrical conductivity.
또한, 상기 두개의 채널 중에서 전기 전도도가 높은 채널이 전기 전도도가 낮은 채널에 비하여 하방향에 형성된 것을 특징으로 한다.한편, 상기 두개의 채널은 30nm 이하의 간격을 두고 형성되는 것을 특징으로 한다.In addition, the channel having a high electrical conductivity of the two channels is characterized in that formed in the downward direction compared to the channel having a low electrical conductivity. On the other hand, the two channels are characterized in that formed at intervals of 30nm or less.
이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 반도체 메모리 소자는 도5에 도시된 바와같이 구성되는데, 일반적인 Si MOSFET 또는 GaAs HEMT의 구조에 전기 전도도가 낮은 채널(5-1)을 여러가지 방법으로 형성하여 구성하되, 소오스(5-3)와 드레인(5-4) 사이에 형성되어 있는 기존의 채널(5-2)과 30nm 이하의 거리(5-8)를 두어 전기 전도도가 낮은 채널(5-1)을 형성하여 구성된다.The semiconductor memory device according to the present invention is constructed as shown in FIG. 5, wherein a channel 5-1 having a low electrical conductivity is formed in various structures in a structure of a general Si MOSFET or GaAs HEMT. A channel 5-1 having a low electrical conductivity is formed by providing a distance 5-8 of 30 nm or less with the existing channel 5-2 formed between 3) and the drain 5-4.
먼저, 에너지 전위가 낮은 양자 점이나 미소 결정체(nanocrystalline)로 채널(5-1)을 형성한 후에 일반적인 채널(5-2)을 전기 전도성이 높도록 형성하고, 채널(5-1)과 채널(5-2)을 30nm 이하의 거리(5-8)를 두어 전기적인 또는 양자역학적인 결합(coupling)을 형성하고, 그 위에 일반적인 FET 공정 또는 결정 성장을 수행하여 만든 구조인 SiO2와 같은 부도체나 에너지 밴드갭이 큰 물질(5-6)과 게이트(5-5)를 형성한다.First, the channel 5-1 is formed of quantum dots or nanocrystalline having low energy potential, and then the general channel 5-2 is formed to have high electrical conductivity, and the channel 5-1 and the channel ( 5-2) with a distance of less than 30 nm (5-8) to form an electrical or quantum mechanical coupling, on which a non-conductor such as SiO 2 , a structure made by performing normal FET process or crystal growth, A gate 5-5 and a material 5-6 having a large energy band gap are formed.
한편, 전기 전도도가 낮은 채널(5-1)을 형성하는 방법으로서는, 이온 주입과 후속 열처리를 이용하여 전도도가 다른 물질을 형성하거나, CVD(Chemical Vapor Deposition)으로 대표되는 박막 증착법을 이용하여 다결정체(poly-crystalline) 또는 미소 결정체(nano-crystalline) 물질을 사용하여 형성하거나, 결정 성장시 기판 혹은 주변물질과 격자상수가 다른 물질을 이용하여 100nm 이하 크기의 결정립을 성장시켜 형성하거나, 리소그래피(Lithography) 기법을 이용하여 100nm 이하 크기의 결정립을 형성하는 방법을 사용한다.On the other hand, as a method of forming the channel 5-1 having low electrical conductivity, a material having different conductivity may be formed by ion implantation and subsequent heat treatment, or a polycrystal may be formed by a thin film deposition method represented by chemical vapor deposition (CVD). It is formed by using a (poly-crystalline) or nano-crystalline material, or by growing a grain size of less than 100nm using a substrate or a peripheral material and a material having a different lattice constant during crystal growth, or lithography ) To form grains of 100 nm or less in size.
또한, 전기 전도도가 낮은 채널(5-1)은 도5에서는 일반적인 채널(5-2)에 비교하여 기판쪽으로 형성되어 있으나, 이에 한정되는 것은 아니고 일반적인 채널(5-2)에 비교하여 표면쪽에 형성될 수 있으며, 채널(5-1)과 채널(5-2)는 30nm 이하 만큼 떨어지게 형성된다.In addition, the channel 5-1 having low electrical conductivity is formed toward the substrate in comparison with the general channel 5-2 in FIG. 5, but is not limited thereto and is formed on the surface side compared to the general channel 5-2. The channels 5-1 and 5-2 are formed to be separated by 30 nm or less.
본 발명의 반도체 메모리 소자에서 소자내의 전위가 낮은 경우에는 대부분의 전하는 채널(5-1)에 존재하고 소오스(5-3)와 드레인(5-4) 사이의 전기장(electric field)에 의하여 전하가 이동될 때 터널링(tunneling) 또는 열전자 방출에 의하여 이동하기 때문에 전기 전도도가 매우 낮으며, 드레인(5-4) 근처의 전위가 어느 이상으로 형성되었을 경우에는 전하가 채널(5-2)로 에너지를 얻어 이동하여 높은 전하 이동도에 의하여 높은 전류값을 형성하게 된다.In the semiconductor memory device of the present invention, when the potential in the device is low, most of the charge is present in the channel 5-1, and the charge is generated by the electric field between the source 5-3 and the drain 5-4. The electrical conductivity is very low because it is moved by tunneling or hot electron emission when it is moved, and when the potential near the drain 5-4 is formed at a certain level, the charge transfers energy to the channel 5-2. It moves to form a high current value by high charge mobility.
그리고, 소자내의 전압이 다시 낮아질 경우에는 채널(5-1)의 전하의 양이 변동된 이유로 인하여 채널 근처의 전위는 전하가 채널(5-2)에 남아 있도록 형성되어 높은 전류값을 유지하는 상태로 되며, 이느 일정값 이상의 전압 상태가 되었을때 전하들이 전위가 낮은 채널(5-1)로 이동하게 된다. 본 발명의 반도체 메모리 소자에서는 이상과 같은 현상을 이용하여 도7에 도시된 바와같은 이상적인 전류-전압 특성을 얻게 되므로 기존의 메모리 보다 우수한 특성을 갖게 된다.When the voltage in the device is lowered again, the potential near the channel is formed so that the charge remains in the channel 5-2 due to the change in the amount of charge in the channel 5-1, thereby maintaining a high current value. When the voltage is above a certain value, the charges move to the channel 5-1 having a low potential. In the semiconductor memory device of the present invention, the ideal current-voltage characteristic as shown in FIG.
도5의 X-X' 방향에 대한 도6에 도시된 에너지 밴드 다이어그램과 도7의 전류-전압 특성도에 의거하여 본 발명에 따른 반도체 메모리 소자의 동작을 설명하면 다음과 같다.The operation of the semiconductor memory device according to the present invention will be described with reference to the energy band diagram shown in FIG. 6 in the X-X 'direction of FIG. 5 and the current-voltage characteristic diagram of FIG.
게이트(5-5)의 바이어스가 네거티브(Negative) 상태에서 포지티브(Positive) 상태로 변화되는 경우에 도6의 (a)와 같이 에너지 장벽(6-1)에 의하여 전자는 에너지 레벨(6-2)에 존재함으로써 전기 전도도가 낮은 채널(5-1)에 남아있고, 소오스(5-3)와 드레인(5-4) 사이의 전도도는 낮은 상태로 유지되는데, 이와같은 상태는 도7에 도시된 전류-전압 특성도에서 "1"로 나타낸 상태인 로우(Low) 상태에 해당한다.When the bias of the gate 5-5 is changed from a negative state to a positive state, as shown in FIG. 6 (a), electrons are transferred to an energy level 6-2 by the energy barrier 6-1. ) Remains in the channel 5-1 with low electrical conductivity, and the conductivity between the source 5-3 and the drain 5-4 remains low, as shown in FIG. Corresponds to the low state, which is indicated by "1" in the current-voltage characteristic diagram.
그리고, 게이트(5-5)의 바이어스가 포지티브 상태에서 전자가 에너지 장벽(6-1)을 뛰어넘을 정도가 되었을때 도6의 (b)와 같이 전자들이 열전자 방출 현상이나 양자역학적 터널링에 의하여 에너지 레벨(6-3)에 존재함으로써 전기 전도도가 높은 채널(5-2)에 있게되고, 이 채널(5-2)의 높은 전기 전도도에 의하여 전류가 크게 흐르게 되는데, 이와 같은 상태는 도7에 도시된 전류-전압 특성도에서 "2"로나타낸 상태인 기록(write) 상태에 해당한다.When the bias of the gate 5-5 is such that the electron exceeds the energy barrier 6-1 in a positive state, the electrons are energized by a hot electron emission phenomenon or quantum mechanical tunneling as shown in FIG. By being present at level 6-3, it is in channel 5-2 with high electrical conductivity, and a large current flows due to the high electrical conductivity of channel 5-2, as shown in FIG. The write state corresponds to the state indicated by "2" in the current-voltage characteristic diagram.
또한, 게이트(5-5)의 바이어스가 포지티브 상태에서 네거티브 상태로 변화하면, 전자는 에너지 레벨(6-3) 상태에서 에너지 레벨(6-2)로 이동함으로써 전기 전도도가 높은 채널(5-2)에서 전기 전도도가 낮은 채널(5-1)로 이동하려고 하나, 그 사이의 에너지 갭(6-4)에 의하여 제한되고, 이 상태에서 소오스(5-3)와 드레인(5-4) 사이의 전류는 큰 상태를 유지하며, 이와 같은 상태는 도7에 도시된 전류-전압 특성도에서 "3"으로 나타낸 상태인 하이(High) 상태에 해당한다.In addition, when the bias of the gate 5-5 changes from the positive state to the negative state, the electrons move from the energy level 6-3 state to the energy level 6-2 so that the channel 5-2 having high electrical conductivity is present. Attempt to move to channel 5-1 with low electrical conductivity, but limited by the energy gap 6-4 therebetween, in this state between source 5-3 and drain 5-4 The current remains large, and this state corresponds to the high state, which is a state indicated by " 3 " in the current-voltage characteristic diagram shown in FIG.
한편, 게이트(5-5)의 바이어스가 어느 정도 이상으로 커지게 되면 전자가 열전자 방출이나 양자역학적 터널링에 의하여 에너지 레벨(6-3)에서 에너지 레벨(6-2)로 이동함으로써 전기 전도도가 높은 채널(5-2)로부터 전기 전도도가 낮은 채널(5-1)로 이동하여 전류가 낮은 상태로 변화되는데, 이와 같은 상태는 도7에 도시된 전류-전압 특성도에서 "4"로 나타낸 소거(Erase) 상태에 해당한다.On the other hand, when the bias of the gate 5-5 becomes greater than a certain degree, electrons move from the energy level 6-3 to the energy level 6-2 by hot electron emission or quantum mechanical tunneling, thereby causing high electrical conductivity. From the channel 5-2 to the channel 5-1 with low electrical conductivity, the current changes to a low state, which is indicated by the erase indicated by " 4 " in the current-voltage characteristic diagram shown in FIG. Erase).
본 발명에 따른 반도체 메모리 소자는 채널(5-1)과 채널(5-2) 사이의 간격(5-8)에 따라 전자의 저장 시간이 변화하므로 이 간격의 크기에 따라 휘발성 RAM과 비휘발성 RAM으로 사용할 수 있다.In the semiconductor memory device according to the present invention, since the storage time of the electrons varies according to the interval 5-8 between the channel 5-1 and the channel 5-2, the volatile RAM and the nonvolatile RAM according to the size of the interval. Can be used as
이상과 같이, 본 발명에 따른 반도체 메모리 소자에서는 일반적인 메모리에 사용되는 화합물 반도체 또는 Si FET 구조에 전기 전도도가 상이한 두개의 채널(5-1),(5-2)을 형성하고, 해당 채널의 선택을 게이트 전압 및 드레인 전압을 이용하여 제어하고, 전기 전도도가 낮은 채널(5-1)의 전위를 전기 전도도가 높은 채널(5-2)의 전위 보다 낮게 유지함으로써 전하를 채널(5-1)에 보존하여 하나의 상태를 나타내고 채널(5-1),(5-2) 사이의 전위를 변화시켜 전하를 전기 전도도가 높은 채널(5-2)로 이동시켜 드레인 전류를 변화시키고 있다. 또한, 본 발명의 반도체 메모리 소자는 전기 전도도가 다른 채널을 여러개 형성할 경우에 드레인 전류로 나타나는 저장된 정보의 상태를 다중 상태(Multi-state)로 구현할 수 있으며, 전기 전도도가 낮은 채널(5-1)에 전하가 존재할 경우 전기 전도도가 높은 채널(5-2)의 전하는 결핍되므로, 드레인 전류가 거의 0의 상태로 나타나고, 전기 전도도가 높은 채널(5-2)로 전하가 이동한 조건에서는 드레인 전류가 크게 흐름으로써 전기적 메모리 상태를 나타내고 노이즈 마진이 크게 개선되며, 채널(5-1),(5-2) 사이의 전하 이동에 따른 채널 전위의 변화로 인하여 전압 인가 방향에 따른 드레인 전류의 히스테리 시스가 존재하고 이를 이용하여 메모리 효과를 갖게 된다.As described above, in the semiconductor memory device according to the present invention, two channels 5-1 and 5-2 having different electrical conductivity are formed in a compound semiconductor or Si FET structure used in a general memory, and the corresponding channel is selected. Is controlled using the gate voltage and the drain voltage, and the charge is held in the channel 5-1 by keeping the potential of the channel 5-1 having low electrical conductivity lower than that of the channel 5-2 having high electrical conductivity. One state is preserved, and the potential between the channels 5-1 and 5-2 is changed to transfer charges to the channel 5-2 having high electrical conductivity, thereby changing the drain current. In addition, the semiconductor memory device of the present invention may implement a state of stored information represented by a drain current in a multi-state when multiple channels having different electrical conductivity are formed, and have a low electrical conductivity channel 5-1. In the presence of electric charge, the electric charge of the channel 5-2 having high electrical conductivity is deficient, so that the drain current appears to be almost zero, and under the condition that the electric charge has moved to the channel 5-2 having high electrical conductivity, the drain current The large flow indicates the electrical memory state and the noise margin is greatly improved, and the hysteresis of the drain current according to the voltage application direction due to the change of the channel potential due to the charge transfer between the channels 5-1 and 5-2. Exists and uses it to have a memory effect.
이상 설명한 바와 같이, 본 발명은 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 형성하여 채널 사이의 상호 작용에 의하여 정보를 저장함으로써 노이즈 마진을 개선하여서 감도를 개선하기 위한 감지증폭기와 주변회로를 단순화시켜 회로 집적도를 향상시킴과 아울러 수율을 증대시키게 된다.As described above, the present invention provides a sense amplifier and a peripheral circuit for improving sensitivity by forming two channels having different electrical conductivity between the source and the drain to store information by interaction between the channels. Simplification improves circuit density and yields.
Claims (4)
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-
2000
- 2000-03-09 KR KR1020000011709A patent/KR100359641B1/en not_active IP Right Cessation
Patent Citations (1)
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|---|---|---|---|---|
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