KR100356331B1 - 전도성 대머신 구조체 및 그 제조 방법 - Google Patents
전도성 대머신 구조체 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100356331B1 KR100356331B1 KR1019990039499A KR19990039499A KR100356331B1 KR 100356331 B1 KR100356331 B1 KR 100356331B1 KR 1019990039499 A KR1019990039499 A KR 1019990039499A KR 19990039499 A KR19990039499 A KR 19990039499A KR 100356331 B1 KR100356331 B1 KR 100356331B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- barrier layer
- metal
- conductive
- wet
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims abstract description 61
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 57
- 238000000151 deposition Methods 0.000 claims abstract description 28
- 239000012212 insulator Substances 0.000 claims abstract description 27
- 229910000765 intermetallic Inorganic materials 0.000 claims abstract description 11
- 150000002739 metals Chemical class 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000009736 wetting Methods 0.000 claims abstract description 3
- 229910010038 TiAl Inorganic materials 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 3
- 230000008021 deposition Effects 0.000 abstract description 17
- 229910052782 aluminium Inorganic materials 0.000 description 15
- 238000012360 testing method Methods 0.000 description 15
- 239000010936 titanium Substances 0.000 description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 230000009977 dual effect Effects 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910016570 AlCu Inorganic materials 0.000 description 2
- OQPDWFJSZHWILH-UHFFFAOYSA-N [Al].[Al].[Al].[Ti] Chemical compound [Al].[Al].[Al].[Ti] OQPDWFJSZHWILH-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910021324 titanium aluminide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 기판의 절연체층 내 오목부(depression)의 신뢰도가 향상된 전도성 대머신 구조체(improved-reliability conductive damascene structure) 및 그것을 제조하는 방법을 제공한다. 본 발명의 방법은 절연체층과 접촉하는 제 1 금속을 갖는 습윤층(wetting layer)을 오목부에 증착하는 단계와, 습윤층 상에 장벽층(barrier layer)을 균일하게 증착하는 단계 및 장벽층 상에 제 2 금속을 갖는 전도층(conductive layer)을 증착하는 단계를 포함한다. 전도층 증착 단계는 제 1 및 제 2 금속이 장벽층을 통해 확산하여 제 1 및 제 2 금속의 금속간 화합물(intermetallic compound)이 생성되는 온도 이하에서 수행된다.
Description
본 발명은 반도체 칩의 제조에 관한 것으로서, 보다 구체적으로는 전도층(conductive layer)과 습윤층(wetting layer) 사이에 감소된 금속간 화합물의 형성(intermetallic formation)을 갖는 신뢰도가 향상된 대머신 상호 접속(improved-reliability damascene interconnect) 및 이러한 상호 접속을 제조하는 방법에 관한 것이다.
반도체 칩 설계에 있어서, 집적 회로의 동작 소자를 구성하는 트랜지스터, 캐패시터 등과 같은 여러 가지 마이크로전기 소자들은 전형적으로 알루미늄(Al) 또는 소정의 알루미늄 합금인 금속 상호 접속에 의해 서로 접속된다. 통상적으로, 상호 접속은 각각의 트렌치를 서로 분리시키는 유전층 내에서 에칭된 트렌치 또는 대머신 구조체에서 다른 층의 한 상부에 증착된 하나 이상의 금속층을 포함한다. 전형적으로 이들 대머신 구조체는 이중 대머신 구조체로서 지칭되는 쌍으로 놓여진다.
때때로, 상호 접속은 전류가 흘러 동작하는 동안의 전자 흐름에 의해 유발되는 물질 이동으로서 정의되는 "일렉트로마이그레이션(electromigration)"을 겪는다. 상호 접속과 주변 유전체 사이의 측벽 인터페이스는 금속 라인에서의 물질 이동에 대한 하나의 주 경로로서 식별되어 왔다. 금속 그레인(grain) 경계는 또다른 경로이다. 습윤층, 장벽층과, 유전체와 금속층 사이의 라이너(liner)와 같은 중복층을 갖는 상호 접속을 사용하면, 일렉트로마이그레이션 문제가 초기 집적 회로 설계에서 겪었던 히스토릭 레벨(historic level)로부터 크게 감소된다. 그러나, 종래 기술에서 사용되는 전형적인 측벽 라이너에서는 일렉트로마이그레이션 문제가 여전히 발생되고 있다. 상호 접속 라인의 측면 및 수직 치수의 크기가 일정하게 감소되어 보다 작은 칩 상에 보다 많은 기능을 생성함에 따라, 상호 접속이 실패할 때까지 "일렉트로마이그레이션 수명"을 증가시키려는 목표는 점차 중요한 관심사가 되고 있다.
본 발명은 상호 접속 네트워크 내의 금속간 화합물의 형성을 제한 또는 중지시킴으로써 금속 라인의 일렉트로마이그레이션 수명을 양적으로 증가시킨다. 금속간 화합물은 전형적으로 금속층이 습윤층과 반응할 때 형성된다. 금속층 증착 단계 동안의 고온, 장벽층에서의 비균일성, 또는 고온 및 비균일성 모두가 이러한 반응을 악화시킬 수 있다. 반도체 산업에서 콘텍트(contact)의 크기가 감소됨에 따라, 증착 온도는 증가한 반면, 장벽층 커버리지(coverage)의 비균일성은 감소하므로, 이러한 금속간 화합물의 형성이 가능하다. 금속간 화합물의 형성은 제조 공정 동안 금속 라인으로부터 금속을 소모하며, 따라서 전류가 흐르고, 일렉트로마이그레이션이 시작되기 전에 금속의 양이 감소된다.
본 발명의 목적은 습윤층 상에 증착되는 전도 라인 내의 금속간 화합물의 형성의 양을 제한하는 금속 증착 방법을 제공하는 것으로서, 보다 구체적으로는 Ti 습윤층 상에 증착된 Al 라인 내의 TiAl3형성을 제한하는 것이다.
이들 및 다른 목적을 달성하기 위해, 그리고 그 목적의 관점에서, 본 발명은 반도체 기판 상의 절연체층 내의 오목부(depression)에 전도성 대머신 구조체를 제조하는 방법을 제공한다. 이러한 방법은 절연체와 접촉하는 제 1 금속을 갖는 습윤층을 오목부에 증착하는 단계와, 습윤층 상에 균일한 장벽층을 증착하는 단계와, 장벽층 상에 제 2 금속을 갖는 전도층을 증착하는 단계를 포함한다. 전도층 증착 단계는 제 1 및 제 2 금속이 장벽층을 통해 확산하여 서로 반응함으로써 제 1 및 제 2 금속의 금속간 화합물을 생성하는 온도보다 낮은 온도에서 수행된다.
장벽층은 제 1 및 제 2 금속에 대한 확산 온도가 제 1 금속과 제 2 금속이 반응하는 온도보다 더 높은 임의의 조성물을 포함할 수 있다. 제 2 금속은 CVD(Chemical Vapor Deposition)에 의해 증착될 수 있다. 제 1 금속은 티타늄(titanium)일 수 있고, 제 2 금속은 알루미늄일 수 있다. 장벽층은 티타늄 질화물(Titanium Nitride; TiN), 탄탈 질화물(Tantalum Nitride; TaN), 텅스텐(W), 텅스텐 질화물(Tungsten Nitride; WN), 티타늄 알루미나이드(Titanium Aluminide; TiAl3) 및 이들 재료의 조합으로 구성되는 그룹으로부터 선택된 성분을 포함할 수 있다.
결과적으로 형성된 전도성 대머신 구조체는 오목부 내의 절연체와 접촉하는 제 1 금속을 갖는 습윤층과, 습윤층 상의 균일한 장벽층과, 장벽층 상의 제 2 금속을 갖는 전도층을 포함한다. 장벽층은 제 1 및 제 2 금속이 서로 반응하는 반응 온도보다 높은 확산 온도 미만에서 장벽층을 통해 제 1 및 제 2 금속이 확산하는 것을 방지하는 조성물을 포함한다.
전술한 바와 같은 일반적인 설명 및 이하의 상세한 설명은 본 발명을 예시한 것이며, 이에 한정되는 것은 아님을 이해할 것이다.
도 1은 두 개의 오목부, 즉 좌측에는 단일 대머신 구조체, 우측에는 이중 대머신 구조체를 갖는 절연체층의 개략적인 단면도,
도 2는 오목부 내에 증착된 습윤층을 갖는, 도 1에 도시된 절연체층의 개략적인 단면도,
도 3은 습윤층 상에 증착된 장벽층을 갖는, 도 2에 도시된 절연체층의 개략적인 단면도,
도 4는 장벽층 상에 증착된 전도층을 갖는, 도 3에 도시된 절연체층의 개략적인 단면도,
도 4a는 표준 제거 공정에 의해 절연체층 상에 증착된 습윤층, 장벽층 및 금속층이 제거된 이후의, 도 4에 도시된 절연체층의 개략적인 단면도,
도 5는 전형적인 신뢰도 테스트 회로 구조체의 개략적인 정면도,
도 5a는 도 5의 라인 5A - 5A를 따라 취해진 개략도,
도 5b는 도 5의 라인 5B - 5B를 따라 취해진 개략도.
도면의 주요 부분에 대한 부호의 설명
10 : 절연체층 11 : 기판
12, 12' : 오목부 18 : 습윤층
20 : 장벽층 22 : 전도층
첨부한 도면과 함께 이하의 상세한 설명을 참조함으로써 본 발명을 잘 이해할 수 있을 것이다. 일반적인 실시에 따라, 도면의 여러 형태는 실제 크기로 도시되지 않았다. 반대로, 여러 형태의 치수는 그 명확성을 위해 임의적으로 확대 또는 축소된다.
도면을 참조하면, 동일한 참조 번호는 전체를 통해 동일한 구성 요소를 의미하는 것으로서, 도 1은 실리콘 산화물과 같은 비전도 재료로 형성된 절연체층(10)을 도시하고 있다. 절연체층(10)은 실리콘 웨이퍼와 같은 기판(11)의 상부에 위치할 수 있다. 다른 층들(도시되지 않음)이 기판(11)과 절연체층(10) 사이에 배치될 수도 있다. 절연체층(10)에서의, 트렌치 혹은 대머신 구조체라고도 지칭될 수도 있는 오목부(12 및 12')를 종래 기술에 잘 알려진 반응성 이온 에칭(reactive ion etching)과 같은 소정의 방법으로 형성할 수 있다. 오목부(12)는 단일 대머신 구조체라고 알려져 있으며, 오목부(12')는 이중 대머신 구조체라고 알려져 있다. 각각의 오목부(12, 12')는 두 개의 측벽(14) 및 하나의 하부(16)를 갖는다. 오목부(12')는 그 하부(16)로부터 절연체층(10)의 하부까지 확장하는 비아(17)를 갖는다.
도 2를 참조하면, 오목부(12 및 12')에 도포된 습윤층(18)을 갖는, 도 1의 절연체층의 개략적 단면도가 도시되어 있다. 습윤층(18)은 티타늄(Ti)과 같은 금속이며, 측벽(14) 상에 증착된 두께 "W1"을 갖는다. 습윤층(18)은 CVD에 의해 콜리메이트되거나, 또는 이온화된 PVD(Physical Vapor Deposition)에 의해, 또는 종래 기술에 알려져 있는 소정의 방법에 의해 증착될 수 있다.
도 3을 참조하면, 습윤층(18) 상에 장벽층(20)을 갖는, 도 2의 절연체층(10)의 개략적 단면도가 도시되어 있다. 장벽층(20)은 티타늄 질화물(TiN)과 같은 비반응 화합물이며, 바람직하게 10 내지 1,000 옹스트롬, 보다 바람직하게는 50 내지 500 옹스트롬 사이의 측벽 두께 "W2"를 갖는다. 장벽층의 측벽 두께는 부분적으로는 비아(17)의 크기에 의존하며, 장벽층(20)은 비아(17)를 채울 정도로 두꺼울 수는 없다. 그러나, 장벽층의 측벽 두께 W2는 습윤층(18)의 측벽 두께 W1보다 두껍거나, 또는 보다 균일해야 하며, 또는 보다 두껍고 균일해야 한다. 전도층이 장벽층(20)으로 침투하여 습윤층(18)과 반응할 수 있는 얇은 지점(spot)이 발생되지 않도록, 균일성 및 두꺼운 두께가 요구된다.
장벽층(20)은 습윤층(18) 및 금속층(이하에 기술됨) 성분에 대한 반응 온도보다 습윤층(18) 및 금속층의 성분에 대한 확산 온도가 더 높은 소정의 재료를 포함하며, 티타늄 질화물(TiN)이 바람직하다. 다른 장벽층 재료는 탄탈 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 티타늄 알루미나이드(TiAl3) 및 이들 재료의 소정의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 전형적으로, 장벽층(20)은, 특히 CVD가 아닌 방법에 의해 증착되거나 또는 측벽(14)이 테이퍼(taper)형이 아니라 일직선인 경우와 같이 습윤층(18)이 비균일한 경우, 최적의 균일성을 위해 CVD에 의해 증착된다. 측벽(14)이 테이퍼형이거나, 또는 습윤층(18)이 CVD에 의해 증착되어 균일한 경우, 다른 장벽층 증착 방법을 이용하여 습윤층(18)에 대해 수용가능한 균일성을 제공할 수 있다.
도 4를 참조하면, 오목부(12 및 12')를 완전히 채우고 있는 전도층(22)을 갖는, 도 3의 절연체층(10)이 도시되어 있다. 전형적으로, 전도층(22)은 알루미늄(Al)과 같은 금속이다. 또한, 전도층(22)은 알루미늄-구리 합금(AlCu)으로 오버레이된 알루미늄(Al)을 포함하는 다층의 전도층일 수 있다. 또한, 본 발명의 방법 및 구조체는 구리(Cu)와 같은 다른 금속을 기반으로 하는 대머신 상호 접속과 함께 사용될 수 있다.
도 4a는 화학 기계적 연마(chemical-mechanical polishing; CMP) 단계와 같은 종래 기술에 알려져 있는 표준 제거 공정(standard removal process)을 거친, 도 4의 절연체층(10)을 도시하고 있다. 이 방법에 의해 절연체층(10)의 상부에 증착된 습윤층, 장벽층 및 금속층 성분이 제거된다. 따라서, 제거 방법을 적용한 후, 이들 층은 단지 오목부(12, 12')에서만 유지된다.
본 발명의 방법은 상호 접속 구조체에서 최소의 금속간 화합물을 갖는 관련된 결과적인 구조체를 제공한다. 이 방법은 장벽층 커버리지의 균일성을 최대화하고, 전도층 증착 온도를 최소화함으로써 이러한 결과를 달성한다. 티타늄과 알루미늄 사이의 반응은 350oC에서 시작된다. 한편, TiN 장벽층(20)이 사용될 때, 습윤층(18)에서의 Ti와 전도층(22)에서의 Al 사이의 반응은 430oC 이하에서 발생될 수 없다. 습윤층(18)으로부터의 Ti 및 전도층(22)으로부터의 Al은 단지 430oC 이상에서만 TiN 장벽층(20)을 통해 확산하여 서로 반응할 수 있다. 보다 낮은 온도에서, TiN 장벽층(20)은 Ti 및 Al이 확산하여 서로 접촉함으로써 반응을 일으키는 것을 막는 멤브레인(membrane)으로서 작용한다.
따라서, 최대 증착 온도는 멤브레인(즉, 장벽층(20))의 확산 특성에 의해 제어된다. TiN 장벽층(20)이 습윤층(18)을 균일하게 덮을 때, 금속간 화합물 TiAl3을 생성하지 않으면서도 최대 430oC 까지의 알루미늄 증착 온도를 이용할 수 있다. (다른 습윤층 및 전도층 금속 뿐만 아니라) 다른 장벽층 조성물이 상이한 최대 증착 온도를 생성할 수 있다.
습윤층(18)에서의 Ti와 전도층(22)에서의 Al 사이의 반응이 회피되어야 하지만, TiAl3그 자체는 장벽층(20)으로 사용될 수 있다. 회피되어야 하는 것은 TiAl3의 존재가 아니기 때문에, TiAl3장벽층이 가능하다. 그보다는 오히려, 디바이스가 심지어 서비스를 행하기 전에 이용가능한 금속의 양을 감소시킴으로써 상호 접속의 일렉트로마이그레이션 수명을 감소시키는, 반응으로 인한 금속의 손실이 회피되어야 한다.
실시예
이하, 본 발명의 전체적인 특성을 보다 명확히 나타내기 위해 실시예를 기술한다. 본 실시예는 예시적인 것이며, 이에 한정되지는 않는다.
여러 가지 메카니즘에 의해 다양한 온도에서 다양한 두께로 증착된 Ti, TiN 및 AlCu 재료를 포함하는 여러 가지 금속화 방안을 갖는 상호 접속으로 이중 대머신 구조체를 채운다. 상호 접속은 1 x 1 신뢰도 테스트 구조체 상에 형성되며, 이는 표준 수율 테스트 회로(standard yield test circuit)로서 본 기술 분야에 잘 알려져 있다.
도 5, 5a 및 5b를 참조하면, 1 x 1 신뢰도 테스트 회로 구조체(28)의 전형적인 구성이 개략적으로 도시되어 있다. 테스트 회로 구조체(28)는 기판(30)을 포함하며, 기판(30) 상에는 전류 운반(current-carrying) 금속 라인(32)이 증착되어 있다. 전류 운반 금속 라인(32) 상에는 절연 유전층(34)이 증착되며, 유전층(34)에는 대머신 구조체(36) 및 비아(38)를 포함하는 이중 대머신 구조체가 형성된다.
도 5b에는 대머신 구조체(36) 및 비아(38)를 통한 단면이 일반적으로 도시되어 있는데, 간략화를 위해 습윤층 및 장벽층이 상세하게 도시되지는 않으며, 단지 전도층(42)만이 도시되어 있다. 비아(38)는 대머신 구조체(36)를 전류 운반 금속 라인(32)에 접속한다. 대머신 구조체(36)는 알루미늄 레저버(reservoir)(40)에 접속되며, 알루미늄 레저버(40)는 접지에 접속된다. 알루미늄 레저버(40)는 본질적으로 비아(38) 및 이중 대머신 구조체(36)보다 상당히 많은 양의 금속을 포함하는 전도성 구조체이다. 결과적으로, 일렉트로마이그레이션 효과는 우선 접지에 대한 접속에서보다는, 테스트되고 있는 주요 구조체(즉, 비아(38) 및 이중 대머신 구조체(36))에서 고장을 발생시킬 것이다.
테스트를 행하기 위해, 전류 운반 금속 라인(32)을 전원에 연결하여, 비아(38)를 통해 이중 대머신 구조체(36)로, 그리고 레저버(40)로 전력이 공급되도록 한다. 이중 대머신 구조체(36)를 통해 초기 저항이 측정되며, 이 저항은 테스트 동안 모니터링된다. 회로의 고장은 저항이 최초 저항의 120%로 증가할 때의 시간으로서 특징지워질 수 있다. 전형적으로, 테스트될 대머신 구조체의 타입에 대해 도 5, 5a 및 5b에 도시된 것과 유사한 40 내지 100 개의 테스트 회로가 생성된다. 각 타입의 대머신 구조체에 대한 다수의 테스트 회로 각각에 대해 저항이 추적되며, t50 값이 기록된다. t50 값은 그 시간 이후에는 특정 타입의 대머신 구조체 회로의 50%가 고장나는 시간의 수를 나타낸다.
다양한 대머신 구조체의 테스트는 테스트 회로 구조체(28)와 유사한(그러나, 완전히 동일할 필요는 없음) 테스트 회로 구조체로 실행된다. 테스트는 250oC에서 각각의 회로에 대하여 실행되며, 10mA/㎛2(milliamps/square micron)의 전류가 흐른다. 상술한 테스트를 위해, 이중 대머신 구조체(36)는 테스트되고 있는 금속화 방안(존재하는 습윤층, 전도층 및 장벽층의 특정 화합물, 이들 층의 두께, 다른 공정 파라미터)에 따라, 절연 유전층(34)의 트렌치벽과 전도층(42) 사이에 하나 이상의 층을 포함한다. 표 1에는 테스트된 금속화 방안, 각 방안에 대한 전도층(Al) 증착 온도 및 각 경우에 얻어진 결과가 도시되어 있다. 가장 높은 t50 값은 가장 긴 수명을 갖는 상호 접속 구조체를 생성하는 금속화 방안을 나타낸다.
* 백슬레시에 의해 구분된 각각의 기호는 개별적인 층 또는 열거된 순서로 증착 또는 수행된 공정의 단계를 나타내며, 금속 명칭 앞의 수자(예를 들면, 250Ti)들은 옹스트롬 단위의 층 두께를 의미한다.
표 1은 Ti 층과 Al 층 사이에 장벽층을 갖고, 가장 낮은 알루미늄 증착 온도를 갖는 샘플 D가 가장 높은 t50 값을 갖고 있음을 도시하고 있다. TiAl3형성에 전도적인 방법 단계 또는 구조체를 갖는 각각의 샘플은 보다 낮은 t50 값을 나타낸다. 예를 들어, 샘플 C, E 및 F는 장벽층이 없고, 샘플 A 및 B는 높은 Al 증착 온도를 가지며, 샘플 E, F, G 및 H는 모두 전도층 증착 후에 강제 충진(force-fill) 단계를 포함한다. 강제 충진 단계는 구조체가 Al 증착 온도보다 높은 온도가 되도록 하고, 전형적으로 압력하에서, Al이 공극없이 대머신 구조체를 세밀하게 "충진(fill)"하도록 "강제(force)"하기 위해 증착 이후에 Al을 다시 흐르게 한다. 따라서, 비록 샘플 G에서는 장벽층이 마련되고, 낮은 Al 증착 온도가 제공되었다 할지라도, 강제 충진 단계의 고온에 대한 노출은 여전히 금속간 화합물을 생성한다. 이러한 결과는 장벽층을 제공하고, 처리 동안의 온도가 장벽층을 통한 Al 및 Ti의 확산 온도 이하가 되도록 유지하는 것의 중요성을 나타내고 있다.
따라서, 샘플 D는 가장 높은 t50을 나타낸다. 샘플 D는 균일성을 위해 CVD에 의해 증착된 100 옹스트롬의 TiN 장벽층과, 400oC의 알루미늄 증착 온도를 갖는다. 400oC의 온도는 TiN을 통한 Al 및 Ti의 확산 온도(약 430oC)보다 낮다. 각 샘플 타입에 대한 TEM(Tunneling Electron Microscope) 분석에 의하면, 샘플 D를 제외하고는 각각의 샘플 타입의 전도층과 장벽층 사이에 TiAl3이 크게 형성됨을 알 수 있다. 또한, 샘플 D(PVD Ti/CVD TiN/CVD Al/PVD Al)와 유사한 층 구조체를 갖는, 그러나 Al 증착 온도는 460oC인 금속화 방안에 대한 TEM 분석에 의하면, 전도층과 장벽층 사이에 TiAl3이 크게 형성됨을 알 수 있다.
본 명세서에서는 특정 실시예를 참조하여 예시 및 기술되었지만, 본 발명이 도시된 상세 내용에 한정되도록 의도되는 것은 아니다. 그보다는 오히려, 본 발명의 사상을 벗어나지 않으면서, 특허 청구 범위에서와 같은 영역 및 범주 내에서 다양한 변형이 가능함을 알 수 있다.
본 발명의 전도성 대머신 구조체 및 그 제조 방법에 의하면, 반도체 기판의 절연체층 내의 오목부에 습윤층, 장벽층 및 전도층을 갖는 신뢰도가 향상된 전도성 대머신 구조체가 제공된다.
Claims (10)
- 반도체 기판 상의 절연체층 내의 오목부(depression)에 전도성 대머신 구조체(conductive damascene structure)를 제조하는 방법으로서, 상기 대머신 구조체는 제 1 금속의 습윤층(wetting layer) 및 제 2 금속의 전도층을 포함하고, 상기 제 1 금속 및 제 2 금속은 서로 반응하여 금속간 화합물(intermetallic compound)을 생성하는 반응 온도를 갖으며,a) 상기 절연체와 접촉하는 상기 습윤층을 상기 오목부에 증착하는 단계와,b) 상기 습윤층 상에 균일한 장벽층―상기 장벽층은 상기 반응 온도보다 높은 확산 온도 미만에서 상기 장벽층을 통해 상기 제 1 및 제 2 금속이 확산하는 것을 방지하는 조성물을 포함함―을 증착하는 단계와,c) 상기 확산 온도 이하의 온도에서 상기 장벽층 상에 상기 전도층을 증착하는 단계를 포함하는 전도성 대머신 구조체 제조 방법.
- 제 1 항에 있어서,상기 단계 (b)는 CVD(chemical vapor deposition)에 의해 상기 장벽층을 증착하는 단계를 더 포함하는 전도성 대머신 구조체 제조 방법.
- 제 2 항에 있어서,상기 제 1 금속은 Ti를 포함하고, 상기 제 2 금속은 Al을 포함하는 전도성 대머신 구조체 제조 방법.
- 제 3 항에 있어서,상기 장벽층은 TiN, TaN, TiAl3, W, WN 및 이들의 조합으로 구성되는 그룹으로부터 선택된 성분을 포함하는 전도성 대머신 구조체 제조 방법.
- 제 4 항에 있어서,상기 장벽층은 TiN이고, 상기 확산 온도는 약 430oC인 전도성 대머신 구조체 제조 방법.
- 삭제
- 반도체 기판 상의 절연체층 내의 오목부에서의 전도성 대머신 구조체에 있어서,상기 오목부 내에서 상기 절연체층과 접촉하는 제 1 금속을 갖는 습윤층과,상기 습윤층 상의 균일한 장벽층과,상기 장벽층 상의 제 2 금속을 갖는 전도층을 포함하되,상기 장벽층은 상기 제 1 및 제 2 금속이 서로 반응하는 반응 온도보다 높은 확산 온도를 갖는전도성 대머신 구조체.
- 제 7 항에 있어서,상기 제 1 금속은 Ti를 포함하고, 상기 제 2 금속은 Al을 포함하는 전도성 대머신 구조체.
- 제 8 항에 있어서,상기 장벽층은 TiN, TaN, TiAl3, W, WN 및 이들의 조합으로 구성되는 그룹으로부터 선택된 성분을 포함하는 전도성 대머신 구조체.
- 제 8 항에 있어서,상기 대머신 구조체는 이중 대머신 구조체인 전도성 대머신 구조체.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15710498A | 1998-09-18 | 1998-09-18 | |
| US9/157,104 | 1998-09-18 | ||
| US09/157,104 | 1998-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000023173A KR20000023173A (ko) | 2000-04-25 |
| KR100356331B1 true KR100356331B1 (ko) | 2002-10-18 |
Family
ID=22562348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990039499A KR100356331B1 (ko) | 1998-09-18 | 1999-09-15 | 전도성 대머신 구조체 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0987752A3 (ko) |
| JP (1) | JP2000100822A (ko) |
| KR (1) | KR100356331B1 (ko) |
| TW (1) | TW439204B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180099919A (ko) * | 2010-06-04 | 2018-09-05 | 어플라이드 머티어리얼스, 인코포레이티드 | 금속 게이트 구조들 및 그 형성 방법들 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4523194B2 (ja) * | 2001-04-13 | 2010-08-11 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| US7224063B2 (en) | 2001-06-01 | 2007-05-29 | International Business Machines Corporation | Dual-damascene metallization interconnection |
| KR100531419B1 (ko) * | 2001-06-12 | 2005-11-28 | 주식회사 하이닉스반도체 | 반도체소자 및 그의 제조방법 |
| DK3034289T3 (en) * | 2014-12-17 | 2017-10-23 | Mayr Melnhof Karton Ag | PROCEDURE FOR PREPARING A SUBSTRATE AND SUBSTRATE, SPECIFICALLY FOR A PACKAGING |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798301A (en) * | 1995-08-10 | 1998-08-25 | Siemens Aktiengesellschaft | Method of manufacturing metal interconnect structure for an integrated circuit with improved electromigration reliability |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU1745695A (en) * | 1994-06-03 | 1996-01-04 | Materials Research Corporation | A method of nitridization of titanium thin films |
| KR0144913B1 (ko) * | 1995-03-03 | 1998-08-17 | 김광호 | 반도체장치의 금속배선층 형성방법 |
| KR960042974A (ko) * | 1995-05-23 | 1996-12-21 | ||
| US5877087A (en) * | 1995-11-21 | 1999-03-02 | Applied Materials, Inc. | Low temperature integrated metallization process and apparatus |
| EP0799903A3 (en) * | 1996-04-05 | 1999-11-17 | Applied Materials, Inc. | Methods of sputtering a metal onto a substrate and semiconductor processing apparatus |
-
1999
- 1999-07-31 TW TW088113109A patent/TW439204B/zh not_active IP Right Cessation
- 1999-09-15 EP EP99307304A patent/EP0987752A3/en not_active Withdrawn
- 1999-09-15 KR KR1019990039499A patent/KR100356331B1/ko active IP Right Grant
- 1999-09-17 JP JP11264159A patent/JP2000100822A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798301A (en) * | 1995-08-10 | 1998-08-25 | Siemens Aktiengesellschaft | Method of manufacturing metal interconnect structure for an integrated circuit with improved electromigration reliability |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180099919A (ko) * | 2010-06-04 | 2018-09-05 | 어플라이드 머티어리얼스, 인코포레이티드 | 금속 게이트 구조들 및 그 형성 방법들 |
| KR102046614B1 (ko) * | 2010-06-04 | 2019-11-19 | 어플라이드 머티어리얼스, 인코포레이티드 | 금속 게이트 구조들 및 그 형성 방법들 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0987752A3 (en) | 2003-10-22 |
| KR20000023173A (ko) | 2000-04-25 |
| JP2000100822A (ja) | 2000-04-07 |
| TW439204B (en) | 2001-06-07 |
| EP0987752A2 (en) | 2000-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7193327B2 (en) | Barrier structure for semiconductor devices | |
| US7514354B2 (en) | Methods for forming damascene wiring structures having line and plug conductors formed from different materials | |
| US5892282A (en) | Barrier-less plug structure | |
| US6949461B2 (en) | Method for depositing a metal layer on a semiconductor interconnect structure | |
| US6174799B1 (en) | Graded compound seed layers for semiconductors | |
| US8216940B2 (en) | Method for manufacturing a semiconductor device | |
| US8314494B2 (en) | Metal cap layer of increased electrode potential for copper-based metal regions in semiconductor devices | |
| WO2000019524A2 (en) | Ic interconnect structures and methods for making same | |
| US7378338B2 (en) | Method of forming an interconnect structure diffusion barrier with high nitrogen content | |
| Simon et al. | Electromigration comparison of selective CVD cobalt capping with PVD Ta (N) and CVD cobalt liners on 22nm-groundrule dual-damascene Cu interconnects | |
| US6964874B2 (en) | Void formation monitoring in a damascene process | |
| US6261946B1 (en) | Method for forming semiconductor seed layers by high bias deposition | |
| US20050266679A1 (en) | Barrier structure for semiconductor devices | |
| KR100356331B1 (ko) | 전도성 대머신 구조체 및 그 제조 방법 | |
| US6403466B1 (en) | Post-CMP-Cu deposition and CMP to eliminate surface voids | |
| US7253501B2 (en) | High performance metallization cap layer | |
| US20050161817A1 (en) | Technique for forming embedded metal lines having increased resistance against stress-induced material transport | |
| US6380625B2 (en) | Semiconductor interconnect barrier and manufacturing method thereof | |
| US6710447B1 (en) | Integrated circuit chip with high-aspect ratio vias | |
| US20040256729A1 (en) | Structure and method for eliminating time dependent dielectric breakdown failure of low-k material | |
| US6479898B1 (en) | Dielectric treatment in integrated circuit interconnects | |
| US6661097B1 (en) | Ti liner for copper interconnect with low-k dielectric | |
| US6455938B1 (en) | Integrated circuit interconnect shunt layer | |
| KR100386624B1 (ko) | 반도체 소자의 구리배선 형성방법 | |
| CN1155076C (zh) | 提高了可靠性的镶嵌互连及制造工艺 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120921 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20130919 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140919 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150918 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20180921 Year of fee payment: 17 |