KR100353811B1

KR100353811B1 - A current bias circuit

Info

Publication number: KR100353811B1
Application number: KR1019990063781A
Authority: KR
Inventors: 송정우
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2002-09-26
Also published as: KR20010061288A

Abstract

본 발명은 전자 회로 기술에 관한 것으로, 특히 전류 바이어스 회로에 관한 것이며, 공정 변수의 영향과 온도 변화에 의한 회로 특성 변화를 최소화할 수 있는 전류 바이어스 회로를 제공하는데 그 목적이 있다. 본 발명은 저항과 같이 공정 변화가 큰 소자의 값에 전류 값이 의존하지 않도록 바이어스 회로를 구현하였다. 에미터 면적이 다른 두 개의 BJT에 흐르는 전류 밀도 차를 이용하여 회로를 구현함으로써 저항의 사용을 배제하였다. 본 발명은 또한 BJT의 에미터 면적 및 MOS의 크기와 같이 공정 변수에 의해 변화가 거의 발생하지 않는 요소들을 이용함으로써 공정 변수의 영향을 최소화하였다. 또한, 전류가 온도에 대하여 증가하도록 할 수 있어 온도 변화에 따른 전체 회로의 트랜스컨덕턴스(GM)의 변화를 보상할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to electronic circuit technology, and more particularly, to a current bias circuit, and an object thereof is to provide a current bias circuit capable of minimizing changes in circuit characteristics due to process variables and temperature changes. The present invention implements a bias circuit so that a current value does not depend on a value of a device having a large process change such as a resistance. The use of resistors was eliminated by implementing the circuit using current density differences between two BJTs with different emitter areas. The present invention also minimizes the effects of the process variables by using elements such as the emitter area of the BJT and the size of the MOS that hardly change by the process variables. In addition, the current can be increased with respect to the temperature to compensate for the change in the transconductance (GM) of the entire circuit as the temperature changes.

Description

Current bias circuit {A CURRENT BIAS CIRCUIT}

본 발명은 전자 회로 기술에 관한 것으로, 특히 전류 바이어스 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to electronic circuit technology, and more particularly, to a current bias circuit.

VLSI 회로의 아날로그(Analog) 설계에서 전류 바이어스 회로는 매우 중요한부분을 차지하고 있다. 즉, 전체 회로의 동작 속도, 파워 공급 전압 및 온도에 따른 특성 등은 주로 바이어스 회로의 전류 특성에 의하여 결정된다.Current bias circuits play an important role in the analog design of VLSI circuits. That is, characteristics of the operating speed, power supply voltage and temperature of the entire circuit are mainly determined by the current characteristics of the bias circuit.

종래의 전류 바이어스 회로는 저항과 트랜지스터(MOS 또는 BJT)를 이용하여 구성하였다. VLSI 공정에서의 저항은 변화량이 ±20%나 되는 등 변화불측한 값을 보인다. 따라서, 저항을 이용하여 구성된 바이어스 회로는 항상 저항의 변화에 상응하는 변화불측한 전류 특성을 보일 수밖에 없다. 이러한 바이어스 회로를 이용하여 구성된 아날로그 회로 시스템은 저항값의 변화에 따른 바이어스 전류의 변화 때문에 불완전한 성능 및 낮은 수율(Yield)을 보일 수밖에 없다.Conventional current bias circuits are constructed using resistors and transistors (MOS or BJT). The resistance in the VLSI process shows an unchanged value of ± 20%. Therefore, the bias circuit constructed using the resistance always has an unchangeable current characteristic corresponding to the change of the resistance. An analog circuit system constructed using such a bias circuit has incomplete performance and low yield due to a change in bias current due to a change in resistance value.

첨부된 도면 도 1은 종래기술에 따른 전류 바이어스 회로의 구성을 도시한 것으로, 이하 이를 참조하여 설명한다.1 is a view illustrating a configuration of a current bias circuit according to the prior art, which will be described below with reference to the drawing.

도시된 바와 같이 종래기술에 따른 전류 바이어스 회로는 공급전원(Vdd)과 접지전원 사이에 직렬로 접속된 PMOS P6과 NMOS N11, 그리고 상기 PMOS P6과 NMOS N11과는 병렬을 이루어 역시 공급전원(Vdd)과 접지전원 사이에 직렬로 접속된 PMOS P10과 NMOS N5와 저항 R로 구성된다. 여기서, PMOS P10과 NMOS N11은 다이오드 접속되어 있으며, PMOS P10과 PMOS P6, 그리고 NMOS N11과 NMOS N5가 공통 게이트를 형성하고 있다.As shown, the current bias circuit according to the prior art is in parallel with the PMOS P6 and NMOS N11 and the PMOS P6 and NMOS N11 connected in series between the supply power supply Vdd and the ground power supply. It consists of a PMOS P10, an NMOS N5, and a resistor, R, connected in series between and the ground supply. Here, PMOS P10 and NMOS N11 are diode-connected, and PMOS P10 and PMOS P6, and NMOS N11 and NMOS N5 form a common gate.

이 회로의 경우 전류 I와 저항 R과의 관계는 다음의 수학식 1과 같이 주어진다.In this circuit, the relationship between the current I and the resistance R is given by Equation 1 below.

I ∼ 1/R2I to 1 / R2

따라서, 공정 변수에 의해 저항 R 값이 변할 경우, 전류 I는 제곱의 꼴로 변해 상당히 큰 폭의 변화를 보이게 되고, 이에 따라 전체 회로 성능의 변화도 그만큼 커져 수율이 저하될 수밖에 없다.Therefore, when the resistance R is changed by the process variable, the current I is changed to the square, showing a considerable change in width, and accordingly, the change in the overall circuit performance is so large that the yield is inevitably lowered.

또한, 이 회로의 큰 단점 중의 하나는 전체 회로의 GM(Transconductance)이 1/R 꼴로 나타나기 때문에 온도 의존성이 저항 R에 의하여 좌우되어 전체 아날로그 회로의 성능이 온도에 의해 변화하는 폭이 상당히 크다는 것이다.In addition, one of the major drawbacks of this circuit is that since the transconductance (GM) of the entire circuit is 1 / R, the temperature dependence depends on the resistance R so that the performance of the entire analog circuit varies with temperature.

현재까지 개발된 바이어스 회로의 대부분은 상기 도 1에 도시된 회로와 같이 저항을 채용하고 있기 때문에 공정 변수 및 온도 변화에 의한 전류 변화 폭이 클 수밖에 없었으며, 이 점이 전체 아날로그 회로 설계에 큰 부담으로 작용하고 있다.Since most of the bias circuits developed to date employ a resistor like the circuit shown in FIG. 1, the current variation due to process variables and temperature changes is inevitably large, which is a great burden on the overall analog circuit design. It's working.

본 발명은 공정 변수의 영향과 온도 변화에 의한 회로 특성 변화를 최소화할 수 있는 전류 바이어스 회로를 제공하는데 그 목적이 있다.It is an object of the present invention to provide a current bias circuit capable of minimizing changes in circuit characteristics due to process variables and temperature changes.

도 1은 종래기술에 따른 전류 바이어스 회로의 구성도.1 is a block diagram of a current bias circuit according to the prior art.

도 2 및 도 3은 본 발명의 기술적 원리를 설명하기 위한 도면.2 and 3 are views for explaining the technical principle of the present invention.

도 4는 본 발명의 일 실시예에 따른 전류 바이어스 회로의 구성도.4 is a configuration diagram of a current bias circuit according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

Q1, Q2 : PNP BJTQ1, Q2: PNP BJT

N1, N2 : NMOSN1, N2: NMOS

P1, P2, P3 : PMOSP1, P2, P3: PMOS

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 전류 바이어스 회로는, 콜렉터 및 베이스를 공통으로 하되, 각각 서로 다른 에미터 면적을 가지는 제1 및 제2 바이폴라 접합 트랜지스터; 저항을 개재함없이 상기 제1 및 제2 바이폴라 접합 트랜지스터에 접속되며, 상기 제1 바이폴라 접합 트랜지스터의 베이스-에미터 전압과 상기 제2 바이폴라 접합 트랜지스터의 베이스-에미터 전압의 차이를 보상하기 위한, 서로 다른 크기를 가지는 모스 트랜지스터 쌍; 및 상기 모스 트랜지스터 쌍에 접속되어 출력 전류를 제어하기 위한 전류 미러를 구비한다.A characteristic current bias circuit of the present invention for achieving the above technical problem, the first and second bipolar junction transistor having a common collector and a base, each having a different emitter area; Connected to the first and second bipolar junction transistors without a resistor, to compensate for a difference between the base-emitter voltage of the first bipolar junction transistor and the base-emitter voltage of the second bipolar junction transistor, MOS transistor pairs having different sizes; And a current mirror connected to the MOS transistor pair for controlling output current.

바람직하게, 상기 모스 트랜지스터 쌍은, 상기 제1 바이폴라 접합 트랜지스터 보다 큰 에미터 면적을 가지는 상기 제2 바이폴라 접합 트랜지스터의 에미터에 그 소오스가 접속된 제1 모스 트랜지스터와, 상기 제1 바이폴라 접합 트랜지스터의 에미터에 그 소오스가 접속되고, 그 게이트가 그 드레인 및 상기 제1 모스 트랜지스터의 게이트에 접속되며, 상기 제1 모스 트랜지스터 보다 큰 크기를 가지는 제2 모스 트랜지스터로 구성된다.Preferably, the MOS transistor pair includes a first MOS transistor having a source connected to an emitter of the second bipolar junction transistor having an emitter area larger than that of the first bipolar junction transistor, and the first bipolar junction transistor. The source is connected to the emitter, the gate thereof is connected to the drain and the gate of the first MOS transistor, and comprises a second MOS transistor having a larger size than the first MOS transistor.

또한, 상기 전류 미러는, 상기 제2 모스 트랜지스터와 공급전원 사이에 접속된 제3 모스 트랜지스터; 상기 제1 모스 트랜지스터와 상기 공급전원 사이에 접속되며, 상기 제3 모스 트랜지스터와 공통 게이트를 가지며, 그 게이트가 상기 제1 모스 트랜지스터의 드레인과 접속된 제4 모스 트랜지스터; 및 상기 제3 및 제4 모스 트랜지스터와 공통 게이트를 가지며, 상기 공급전원과 출력단 사이에 접속된 제5 모스 트랜지스터를 포함하여 이루어진다.The current mirror may further include: a third MOS transistor connected between the second MOS transistor and a supply power source; A fourth MOS transistor connected between the first MOS transistor and the supply power source, the fourth MOS transistor having a common gate with the third MOS transistor, and whose gate is connected to a drain of the first MOS transistor; And a fifth MOS transistor having a common gate with the third and fourth MOS transistors and connected between the supply power supply and the output terminal.

즉, 본 발명은 저항과 같이 공정 변화가 큰 소자의 값에 전류 값이 의존하지 않도록 바이어스 회로를 구현하였다. 에미터 면적이 다른 두 개의 BJT에 흐르는 전류 밀도 차를 이용하여 회로를 구현함으로써 저항의 사용을 배제하였다. 본 발명은 또한 BJT의 에미터 면적 및 MOS의 크기와 같이 공정 변수에 의해 변화가 거의 발생하지 않는 요소들을 이용함으로써 공정 변수의 영향을 최소화하였다. 또한, 전류가온도에 대하여 증가하도록 할 수 있어 온도 변화에 따른 전체 회로의 트랜스컨덕턴스(GM)의 변화를 보상할 수 있다.That is, the present invention implements a bias circuit so that the current value does not depend on the value of a device having a large process change such as a resistance. The use of resistors was eliminated by implementing the circuit using current density differences between two BJTs with different emitter areas. The present invention also minimizes the effects of the process variables by using elements such as the emitter area of the BJT and the size of the MOS that hardly change by the process variables. In addition, the current can be increased with respect to the temperature to compensate for the change in the transconductance (GM) of the entire circuit according to the temperature change.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 2는 본 발명의 원리를 설명하기 위한 도면으로, 에미터 면적이 다른 두 개의 PNP BJT Q1, Q2로 구성된 회로를 도시하고 있다. BJT Q1, Q2는 공통 베이스를 사용하고 있으며, 베이스에 각각의 콜렉터가 접속되어 있다.2 is a view for explaining the principle of the present invention, and shows a circuit composed of two PNPs BJT Q1 and Q2 having different emitter areas. BJT Q1 and Q2 use a common base, and each collector is connected to the base.

이와 같이 구성된 BJT Q1, Q2에 같은 양의 전류 I를 흘리면 전류 밀도가 달라지게 되며, 따라서 각 BJT Q1, Q2의 에미터와 베이스의 양단에 걸리는 전압 Vbe가 각각 달라지게 된다.When the same amount of current I flows through the BJTs Q1 and Q2 configured as described above, the current density varies, and thus the voltages Vbe across the emitters and the bases of the respective BJTs Q1 and Q2 vary.

참고적으로, 이러한 BJT Q1, Q2는 CMOS 공정에서 자연스럽게 생겨나는 N-웰(well)을 베이스로 하는 버티컬(Vertical) PNP를 사용하면 되므로, 이를 만들기 위한 별도의 공정을 필요로 하지 않는다. BJT Q2의 에미터의 면적이 Q1의 A배라고 가정하면 Q1과 Q2의 Vbe의 차는 다음의 수학식 2와 같이 나타낼 수 있다.For reference, the BJT Q1 and Q2 need to use a vertical PNP based on an N-well that is naturally generated in a CMOS process, and thus does not require a separate process for making the BJT Q1 and Q2. Assuming that the area of the emitter of BJT Q2 is A times Q1, the difference between Vbe of Q1 and Q2 can be expressed as Equation 2 below.

d(Vbe) = Vbe1 - Vbe2 ∼ Vt*1n(A)d (Vbe) = Vbe1-Vbe2-Vt * 1n (A)

여기서, Vt는 통상 k*T/q로 정의되는 열적 전압(Thermal Voltage)을 의미한다. 이 전압 차를 보상하기 위하여 첨부된 도면 도 3과 같이 공통 게이트(Common Gate)로 연결된 서로 크기가 다른 NMOS N1, N2를 각각 BJT Q1, Q2의 에미터에 쌍(Pair)으로 연결하며, NMOS N1은 드레인과 게이트가 연결되도록 한다.Here, Vt means a thermal voltage which is usually defined as k * T / q. In order to compensate for the voltage difference, as shown in FIG. 3, NMOS N1 and N2 having different sizes connected to a common gate are connected to the emitters of BJT Q1 and Q2 in pairs, respectively, and NMOS N1. Allows the drain and the gate to be connected.

NMOS N1의 크기를 N2보다 N배만큼 크게 하면, NMOS N1, N2의 게이트와 소오스 사이의 전압 Vbe의 차는 다음의 수학식 3과 같이 나타낼 수 있다.When the size of NMOS N1 is made N times larger than N2, the difference in voltage Vbe between the gates and sources of NMOS N1 and N2 can be expressed by Equation 3 below.

d(Vgs) = Vgs1 - Vgs2 = (2I/K)1/2(1/N1/2-1)d (Vgs) = Vgs1-Vgs2 = (2I / K) 1/2 (1 / N1 / 2-1)

여기서, K는 NMOS N2의 베타(beta), 즉 Cox*u*W/L 값을 나타낸다. 여기서, Cox는 게이트 산화막의 캐패시턴스, u는 이동도(mobility)를 나타낸다.Here, K represents beta (ie, Cox * u * W / L value) of NMOS N2. Here, Cox is the capacitance of the gate oxide film, u is the mobility (mobility).

그리고, d(Vbe) = -d(Vgs)의 관계가 성립하므로 다음의 수학식 4가 성립된다.Then, since the relation d (Vbe) = -d (Vgs) is established, the following equation (4) is established.

Vt*1n(A) = (2I/K)1/2*(1-1/N1/2)Vt * 1n (A) = (2I / K) 1/2 * (1-1 / N1 / 2)

또한, 상기 수학식 4로부터 다음의 수학식 5를 성립시킬 수 있다.In addition, the following Equation 5 can be established from Equation 4.

I = K/2*Vt2*(1n(A)/(1-1/N1/2))2I = K / 2 * Vt2 * (1n (A) / (1-1 / N1 / 2)) 2

상기 수학식 5에 나타난 바와 같이 저항을 사용하지 않았기 때문에 저항에 대한 의존성은 완전히 사라졌으며, BJT에 의한 효과도 두 BJT Q1, Q2의 에미터 면적비 A로만 나타나고 있어 공정 변화에 의하여 영향을 받을 수 있는 여지가 매우 적어졌다고 할 수 있다. MOS에 의한 효과는 모두 NMOS M2의 K값을 기본으로 하여 그의 크기 비례로 나타나고 있기 때문에 바이어스 회로로는 이상적이라 할 수 있다. 또한, 아날로그 회로의 동작 속도를 결정하는 GM 값은 다음의 수학식 6과 같이 나타낼 수 있다.Since the resistance is not used as shown in Equation 5, the dependency on the resistance disappears completely, and the effect by the BJT is also shown as the emitter area ratio A of the two BJTs Q1 and Q2, which may be affected by the process change. There is very little room left. Since the effects of the MOS are all expressed in proportion to their size based on the K value of the NMOS M2, the bias circuit is ideal. In addition, the GM value for determining the operating speed of the analog circuit can be expressed by Equation 6 below.

GM ∼ (2*K*I)1/2 ∼ K*TGM-(2 * K * I) 1/2-K * T

K는 Cox*u*W/L로 나타낼 수 있기 때문에 K는 이동도(u)의 네거티브 온도 계수에 의하여 절대 온도 T에 대하여 감소한다. 따라서, 수학식 6에서와 같이 절대 온도 T에 의하여 곱해지면 GM은 온도 변화에 대하여 일정한 값을 유지할 수 있게 된다.Since K can be expressed as Cox * u * W / L, K decreases with respect to absolute temperature T by the negative temperature coefficient of mobility u. Therefore, when multiplied by the absolute temperature T as in Equation 6, GM can maintain a constant value with respect to the temperature change.

OP 앰프(Amp) 등에서의 대역폭은 일반적으로 GM/C(C는 캐패시턴스)의 형태로 주어지기 때문에 상기 수학식 6은 온도 변화에 대해서도 일정한 회로 성능을 유지할 수 있음을 의미한다. 따라서, 수학식 5와 같은 전류 특성을 갖는 바이어스를 사용할 경우, 공정 변화에 대해서도 거의 영향을 받지 않을 뿐만 아니라 온도 변화에 대해서도 전체 회로 성능이 일정한 좋은 특성을 유지할 수 있게 된다.Since the bandwidth in the OP amplifier is generally given in the form of GM / C (C is the capacitance), Equation 6 means that constant circuit performance can be maintained even with temperature changes. Therefore, when a bias having a current characteristic as shown in Equation 5 is used, it is hardly influenced by the process change, and it is possible to maintain a good characteristic that the overall circuit performance is constant even with the temperature change.

첨부된 도면 도 4는 상기의 기술적 원리를 이용하여 구현한 본 발명의 일 실시예에 따른 전류 바이어스 회로 전체의 구성을 도시한 것으로, 상기 도 3의 회로에서 전류를 피드백(feedback) 시키기 위한 전류 미러(current mirror)를 연결하면 완전한 전류 바이어스 회로가 만들어지게 된다. PMOS P1, P2, P3은 전류 미러를 구성하는 PMOS로서, PMOS P1, P2는 각각 NMOS N1, N2 각각의 드레인에 접속되며, P1, P2, P3은 공통 게이트를 가지고, 전류 미러를 구성하기 위하여 PMOS P2는 그 소오스와 게이트가 연결되어 있다.FIG. 4 is a diagram illustrating the entire configuration of a current bias circuit according to an embodiment of the present invention implemented using the above-described technical principle, and includes a current mirror for feeding back current in the circuit of FIG. 3. Connecting a current mirror creates a complete current bias circuit. PMOS P1, P2, P3 are PMOS constituting the current mirror, PMOS P1, P2 are connected to the drain of each of the NMOS N1, N2, P1, P2, P3 has a common gate, PMOS to form a current mirror P2 is connected to its source and gate.

도시된 전류 바이어스 회로는 상기 도 1에 도시된 전류 바이어스 회로 크게 다를 것이 없어 보이지만, 저항을 없애고 BJT 만을 사용한 점으로부터 전혀 다른 전류 특성을 보여 주고 있으며, 이에 따라서 본 전류 바이어스 회로를 이용하는 전체 아날로그 회로 또한 공정 변수 및 온도 변화에 대해서 안정된 특성을 나타낼 수 있게 된다.Although the current bias circuit shown in FIG. 1 does not seem to be much different, the current bias circuit shows completely different current characteristics from the point of eliminating the resistance and using only BJT. Accordingly, the entire analog circuit using the current bias circuit is also It can exhibit stable characteristics against process variables and temperature changes.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

전술한 바와 같이 본 발명은 공정에 따른 변화가 큰 저항을 사용하지 않고 전류 바이어스 회로를 구현함으로써 아날로그 회로의 수율 안정화를 꾀할 수 있다.또한, 본 발명의 전류 바이어스 회로는 GM 값이 온도 변화에 의하여 일정하게 유지되므로 온도 변화에 대하여 일정한 회로 성능을 유지할 수 있어 온도 변화에 따른 성능 저하를 막을 수 있다.As described above, the present invention can achieve the stabilization of the yield of an analog circuit by implementing a current bias circuit without using a resistor with a large change according to the process. In addition, in the current bias circuit of the present invention, a GM value is changed due to a temperature change. Since it is kept constant, constant circuit performance can be maintained against temperature changes, thereby preventing performance degradation due to temperature changes.

Claims

First and second bipolar junction transistors having a common collector and a base, each having a different emitter area;

Connected to the first and second bipolar junction transistors without a resistor, to compensate for a difference between the base-emitter voltage of the first bipolar junction transistor and the base-emitter voltage of the second bipolar junction transistor, MOS transistor pairs having different sizes; And

A current mirror connected to the MOS transistor pair to control an output current

A current bias circuit having a.

The method of claim 1,

The MOS transistor pair,

A first MOS transistor having a source connected to the emitter of the second bipolar junction transistor having an emitter area larger than that of the first bipolar junction transistor;

A source of which is connected to an emitter of the first bipolar junction transistor, a gate of which is connected to a drain of the first MOS transistor, and a second MOS transistor having a larger size than that of the first MOS transistor Characterized in that the current bias circuit.

The method of claim 2,

The current mirror,

A third MOS transistor connected between the second MOS transistor and a supply power source;

A fourth MOS transistor connected between the first MOS transistor and the supply power source, the fourth MOS transistor having a common gate with the third MOS transistor, and whose gate is connected to a drain of the first MOS transistor; And

And a fifth MOS transistor having a common gate with the third and fourth MOS transistors and connected between the supply power supply and the output terminal.