KR100350700B1 - Semiconductor memory apparatus - Google Patents

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KR100350700B1
KR100350700B1 KR1019950059457A KR19950059457A KR100350700B1 KR 100350700 B1 KR100350700 B1 KR 100350700B1 KR 1019950059457 A KR1019950059457 A KR 1019950059457A KR 19950059457 A KR19950059457 A KR 19950059457A KR 100350700 B1 KR100350700 B1 KR 100350700B1
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Abstract

PURPOSE: A semiconductor memory apparatus is provided to reduce the chip area on a layout by reducing an unnecessary column decoder. CONSTITUTION: An address pad(140) receives an address inputted form the external of a chip. An address buffer(141) is connected to the address pad(140) to buffer the address at a predetermined stable level. A pre-decoder(142) is connected to the address buffer(141) to decode the buffered address in advance. A pre-decoder line(143) transmits the pre-decoded address in the pre-decoder(142) to a column address. A column selecting lines(130,131) select a bit line of two cell memory cell array blocks(110,111). The column selecting lines(130,131) pass memory cell array(100-107). A peripheral control circuit(121) controls the memory cell array(100-107).

Description

반도체 메모리 장치Semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 하나의 칩내에 컬럼디코더를 메모리 어레이 블럭사이에 배치시켜 서로 공유하는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device in which a column decoder is disposed between memory array blocks in one chip and shared with each other.

일반적으로, 다이나믹 램(Dynamic Random Access Memory)은 메모리 쎌 어레이내에서 로우어드레스(Row Address)에 의하여 로우 프리디코더(Row Predecoder)를 거쳐 로우디코더(Row Decoder)에 의하여 1개의 워드라인(Word Line)을 선택하이 동작시키고 컬럼어드레스(Column Address)에 의하여 컬럼 프리디코더를 거쳐 컬럼디코더에 의하여 1개의 비트라인을 선택하여 1개의 메모리 쎌을 엑세스하여 데이타(Data)를 라이트(Write)하거나 리이드(Read)동작을 수행한다. 이렇게 비트라인을 선택하기 위한 컬럼디코더의 배치는 제1도에서 보여준다. 제1도는 종래기술에따른 칩내의 컬럼디코더의 배치 구성을 보여주는 블럭도이다. 제1도를 참조하면, 칩 외부에서 어드레스 입력이 들어오는 어드레스 패드(Pad) 40과, 입력된 상기 어드레스를 버퍼링(buffering)해주는 어드레스 버퍼(Address Buffer) 41과, 상기 어드레스 버퍼에 연결되어 상기 버퍼링된 어드레스 신호를 미리 한번 디코딩(Decoding)하기 위한 프리디코더 42와, 상기 프리디코더와 연결되어 프리디코딩된 어드레스 신호를 전송하는 프리디코더 라인 43,44,45,47에 접속하여 상기 프리디코딩된 어드레스 신호를 다시 세부적인 디코딩을 하여 해당 컬럼을 선택하기 위한 컬럼디코더 21,23,25,27과, 상기 컬럼디코더 21,23,25,27 각각에 컬럼선택라인(Column Select Line) 30,31, 컬럼선택라인 32,33, 컬럼선택라인 34,35, 컬럼선택라인 37,39이 접속된다. 그리고 상기 컬럼디코더 21,23,25,27 각각에 접속된 메모리 쎌 어레이 블럭(Memory Cell Array Block) 20,24,28,29와, 상기 칩내의 여러 신호들의 입출력을 제어하기 위한 그외의 주변 제어 회로 22,26,41로 구성되어 있다. 여기서는 설명의 편리를 위해서 칩 상단의 절반부분만을 예를들어 설명하도록 한다. 다수개의 메모리 쎌 어례이(10∼17)가 존재하며 다수개의 메모리 쎌 어레이(10∼17)는 크게 두개의 블럭으로 분리되어 메모리 쎌 어레이 블럭 20과 24로 나누어지며 두개의 블럭으로 분리되어진 메모리 쎌 어레이 블럭 20 및 24 사이에는 컬럼디코더 21,23과 주변제어회로 22가 위치한다. 또한 메모리 쎌 어레이 20은 컬럼디코더 21에 연결되어 상기 컬럼디코더 21의 출력신호에 의해 컬럼선택라인 30.31이 선택되고 여기에서 선택된 비트라인에 의하여 메모리 쎌 어레이 블럭 20내에서 개개의 메모리 쎌을 선택하고 데이타라인으로 리이드(Read) 또는 라이트 동작을 수행한다. 다이나믹 램은 동작상 1개의 컬럼선택라인을 선택하여 여러개의 데이타를 동시에 리이드 또는 라이트하여야 하므로 메모리 쎌 어레이 블럭 20내에서는 데이타라인(Data Line i) 50을 리이드/라이트 동작을 수행하고 메모리 쎌 어레이 블럭 24내에서는 데이타라인(Data Line j) 51을 리이드/라이트 동작을 수행한다. 그러므로 상기 데이타라인 50에 리이드 또는 라이트를 하기 위해서는 칩 외부에서 들어오는 컬럼어드레스에 의하여 컬럼선택라인 30,31 중 1개를 동작 시켜야만 메모리 쎌 어레이 블럭 20내에서는 데이타라인 50을 리이드 또는 라이트 동작을 수행하고, 메모리 쎌 어레이 블럭 24내에서는 데이타라인 51을 리이드 또는 라이트 동작을 수행하게 한다. 이러한 배치구조는 이중 메탈(Double Metal)구조에서 전통적으로 사용해오는 컬럼디코더의 제어 및 배치구조이다. 이러한 구조에서의 문제점은 다음과 같다. 첫째, 하나의 컬럼선택라인을 선택함에도 불구하고 두개의 컬럼디코더 21,23으로 분리되어 있기 때문에 두개의 프리디코더 라인 43,44가 필요하여 컬럼 프리디코더 42의 레이아웃상의 면적이 두배 증가하며 또한 라인에 걸리는 로딩(Loading) 및 게이트 캐패시턴스(Gate Capacitance)가 두배로 증가하여 칩의 동작전류를 증가시키는 문제점이 있다. 둘째, 칩 구조상 불가피하게 1개의 컬럼디코더를 더 추가하여 칩의 면적을 증가시키고 제조원가를 증가시키는 요인으로 작용되는 문제점이 있다.In general, the dynamic random access memory (WD) is a word line by a low decoder through a low predecoder by a low address in a memory array. Select and operate one bit line by column decoder through column predecoder by column address, and access one memory pin to write or read data. Perform the action. This arrangement of column decoders for selecting bit lines is shown in FIG. 1 is a block diagram showing the arrangement of a column decoder in a chip according to the prior art. Referring to FIG. 1, an address pad 40 that receives an address input from an outside of the chip, an address buffer 41 that buffers the input address, and a buffer connected to the address buffer The predecoded address signal is connected to a predecoder 42 for decoding the address signal once in advance, and to a predecoder line 43, 44, 45, 47 connected to the predecoder and transmitting a predecoded address signal. Again decoded in detail, column decoders 21, 23, 25 and 27 for selecting the corresponding columns, and column select lines 30 and 31 and column select lines in the column decoders 21, 23, 25 and 27, respectively. 32, 33, column select lines 34, 35, and column select lines 37, 39 are connected. And memory cell array blocks 20, 24, 28, and 29 connected to the column decoders 21, 23, 25, and 27, and other peripheral control circuits for controlling input and output of various signals in the chip. It consists of 22,26,41. For convenience of explanation, only half of the top of the chip will be described as an example. There are a number of memory pin arrays (10 to 17), and the plurality of memory pin arrays (10 to 17) are largely divided into two blocks, which are divided into two types of memory pin array blocks 20 and 24. Between the blocks 20 and 24 are the column decoders 21 and 23 and the peripheral control circuit 22. In addition, the memory array array 20 is connected to the column decoder 21 so that the column selection line 30.31 is selected by the output signal of the column decoder 21, and the individual memory arrays within the memory array array 20 are selected by the selected bit line. Perform read or write operation on the line. Dynamic RAM must read or write several data at the same time by selecting one column selection line. Therefore, read / write operation of Data Line i 50 is performed in memory 쎌 array block 20 and memory 쎌 array block 24 Inside, perform a read / write operation on data line 51. Therefore, in order to read or write to the data line 50, one of the column selection lines 30 and 31 must be operated by the column address coming from the outside of the chip to perform the read or write operation of the data line 50 in the memory array array block 20. In the memory array array block 24, data line 51 is read or written. This arrangement is the control and arrangement of column decoders traditionally used in double metal structures. Problems in this structure are as follows. First, even though one column selection line is selected, it is divided into two column decoders 21 and 23, so two predecoder lines 43 and 44 are needed, so the area of the layout of the column predecoder 42 is doubled, and There is a problem of increasing the operating current of the chip by doubling the loading (Load) and the gate capacitance (Gate Capacitance). Second, there is a problem in that it is inevitable to increase the area of the chip and increase the manufacturing cost by adding one more column decoder in the chip structure.

따라서, 본 발명의 목적은 불필요한 컬럼디코더를 줄임으로써 레이아웃상의 칩 면적을 축소하는 반도체 메모리 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device which reduces the chip area on the layout by reducing unnecessary column decoders.

본 발명의 다른 목적은 두개의 메모리 쎌 어레이사이에 하나의 컬럼디코더만울 배치하여 상기 메모리 쎌 어레이들을 공유하여 칩 면적을 축소시킬 수 있는 반도체 메모리 장치를 제공함에 있다.Another object of the present invention is to provide a semiconductor memory device capable of reducing the chip area by sharing only the memory arrays by arranging only one column decoder between two memory arrays.

본 발명의 또다른 목적은 컬럼디코더의 갯수를 절반으로 줄여서 컬럼 프리디코더 라인수가 줄어듬으로써 라인에 걸리는 로딩 및 게이트 캐패시턴스를 절반으로 줄이게 되어 동작전류의 증가를 줄이는 반도체 메모리 장치를 제공함에 있다.It is still another object of the present invention to provide a semiconductor memory device that reduces the number of column decoders by half and reduces the number of column predecoder lines, thereby reducing loading and gate capacitance on the line by half, thereby reducing an increase in operating current.

본 발명의 또다른 목적은 컬럼디코더를 메모리 쎌 어레이들 사이에 공유하여 칩 면적을 축소함과 동시에 제조상의 원가를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.It is still another object of the present invention to provide a semiconductor memory device capable of reducing chip area and reducing manufacturing costs by sharing a column decoder between memory arrays.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 로우어드레스에 의하여 워드라인을 선택하여 동작시키고 컬럼어드레스에 의하여 컬럼 프리디코더를 거쳐 컬럼디코더의 출력신호인 컬럼선택라인에 의하여 비트라인을 선택하고 메모리 쎌을 엑세스하여 데이타를 라이트 하거나 리이드 동작을 수행하는 반도체 메모리 장치에 있어서, 서브 메모리 어레이가 두개이상 다수개가 존재하고, 상기 두개이상 다수개의 서브 메모리 어레이는 다수개의 메모리 어레이 그룹으로 나누어지고, 상기 컬럼선택라인은 서브 메모리 어레이 위에 배치되어 다수개의 서브 메모리 어레이의 비트라인을 제어하며 다수개의 메모리 어레이 그룹으로 나누어진 그룹은 두개의 메모리 어레이 그룹으로 서로 짝을 이루어 동작하며 상기 두개로 짝을 이룬 메모리 어레이 그룹사이에는 컬럼디코더만이 배치되고, 상기 컬럼디코더에는 컬럼선택라인을 구동하는 구동단이 두개 존재하여 상기 두 개의 메모리 어레이 그룹을 각각 제어하며 상기 컬럼디코더를 제어하는 프리디코딩 라인은 양쪽의 컬럼선택라인을 구동하는 구동단을 동시에 제어함을 특징으로 한다.According to the technical idea of the present invention to achieve the above objects, the word line is selected and operated by the low address, and the bit line is selected by the column selection line which is an output signal of the column decoder by the column address. In the semiconductor memory device that accesses the memory 라이트 to write data or perform a read operation, there are two or more sub-memory array, the two or more sub-memory array is divided into a plurality of memory array group, The column select lines are disposed on the sub memory arrays to control bit lines of the plurality of sub memory arrays, and the groups divided into the plurality of memory array groups operate in pairs with each other in the two memory array groups. Memory Only column decoders are arranged between the array groups, and there are two driving stages for driving column selection lines in the column decoders to control the two memory array groups, and the predecoding lines for controlling the column decoders have both columns. And controlling the driving stage for driving the selection line at the same time.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the figures represent the same numerals wherever possible.

제2도는 본 발명에 따른 칩내의 컬럼디코더의 배치 구성을 보여주는 블럭도이다. 제2를 참조하면, 칩 외부로부터 입력되는 어드레스를 받아들이는 어드레스 패드 140과, 상기 어드레스 패드 140에 접속되어 상기 어드레스를 소정의 안정된 레벨로 버퍼링하기 위한 어드레스 버퍼 141과, 상기 어드레스 버퍼 141에 접속되어 상기 버퍼링된 어드레스를 미리 디코딩하기 위한 프리디코더 142와, 상기 프리디코더의 프리디코딩된 어드레스를 컬럼어드레스로 전송하기 위한 프리디코더 라인 143과, 컬럼디코더 120의 출력을 두개의 메모리 쎌 어레이 블럭 110,111의 비트라인을 선택하기 위한 컬럼선택라인 130,131과, 상기 컬럼선택라인 130,131이 지나는 메모리 쎌 어레이 100∼107과, 칩 중앙에 위치하여 상기 메모리 쎌 어레이 100∼107을 제어하기 위한 주변제어회로 121로 구성되어 있다. 따라서 상기 메모리 쎌 어레이 100∼107이 크게 두개로 분리되어 메모리 쎌 어레이 블럭 110,111로 나누어지며 상기 메모리 쎌 어레이 블럭 110,111사이에 컬럼디코더 120이 하나만 존재하여, 하나의 컬럼디코더 120으로 두개 의 메모리 쎌 어레이 블럭 110,111을 공유하게 된다. 컬럼디코더의 출력신호를 전송하는 컬럼선택라인 130 또는 131을 선택하여 상기 메모리 쎌 어레이 블럭 110,111을 모두 제어하고 결국 비트라인을 선택하게 된다. 따라서, 이 선택된 비트라인에 의하여 상기 메모리 쎌 어레이 블럭 110,111내에서 해당 메모리 쎌을 선택하게 되고 데이타라인으로 리이드 또는 라이트 동작을 수행하게 된다. 그러므로 다이나믹 램은 동작상 1개의 컬럼선택라인을 선택하여 여러개의 데이타를 동시에 리이드 또는 라이트 하여야 하므로 상기 메모리 쎌 어레이 블럭 110내에서는 데이타라인 150을 리이드/라이트 동작을 수행하고, 메모리 쎌 어레이 블럭 111내에서는 데이타라인 151을 리이드/라이트 동작을 수행한다. 따라서, 칩 외부에서 들어오는 컬럼어드레스에 의하여 컬럼선택라인 130,131중 하나를 동작시키면 데이타라인 150과 데이타라인 152에 동시에 리이드 또는 라이트 동작을 수행할 수 있는 효과가 있다.2 is a block diagram showing the arrangement of a column decoder in a chip according to the present invention. 2, an address pad 140 for receiving an address input from an outside of the chip, an address buffer 141 connected to the address pad 140 for buffering the address to a predetermined stable level, and an address buffer 141 A predecoder 142 for decoding the buffered address in advance, a predecoder line 143 for transferring the predecoded address of the predecoder to a column address, and an output of the column decoder 120 in two memory pin array blocks 110, 111 Column select lines 130 and 131 for selecting a line, memory pin arrays 100 to 107 through which the column select lines 130 and 131 pass, and peripheral control circuit 121 for controlling the memory pin arrays 100 to 107 located at the center of the chip. . Therefore, the memory array arrays 100 to 107 are largely divided into two and divided into memory array array blocks 110 and 111. There is only one column decoder 120 between the memory array array blocks 110 and 111, so that two memory array arrays are stored as one column decoder 120. Will share 110,111. By selecting the column selection line 130 or 131 which transmits the output signal of the column decoder, the memory array array blocks 110 and 111 are all controlled and the bit line is selected. Accordingly, the selected bit line selects the corresponding memory cell within the memory array array blocks 110 and 111 and performs a read or write operation on the data line. Therefore, since the dynamic RAM must read and write several data at the same time by selecting one column selection line, the read / write operation of the data line 150 is performed in the memory array array 110. The data line 151 performs a read / write operation. Therefore, when one of the column selection lines 130 and 131 is operated by the column address coming from the outside of the chip, the read or write operation may be simultaneously performed on the data line 150 and the data line 152.

또한, 도시되지는 않았지만 실실예로서 상기 프리디코더 라인 143을 컬럼선택라인 130 및 131 사이의 모든 컬럼선택라인 각각에 공통으로 연결함에 있어서 상기 컬럼디코더 120의 좌,우측에 각각 위치하며 상기 컬럼선택라인의 입력단마다에 각각 구동단이 위치되는 결과로 각각의 컬럼선택라인이 구동되는 경우가 있고, 한편 상기 컬럼선택라인 각각에 상기 프리디코더 라인이 연결됨에 있어서 상기 컬럼디코더 120의 좌,우측에 공통적으로 하나씩만의 구동단이 위치되어 해당 컬럼선택라인 구동되는 경우가 있다.In addition, although not shown, the predecoder line 143 is commonly positioned to the left and right sides of the column decoder 120 in the common connection to all the column selection lines between the column selection lines 130 and 131. Each column selection line may be driven as a result of the driving stage being positioned at each input terminal of the input terminal, and the predecoder line is connected to each of the column selection lines in common to the left and right sides of the column decoder 120. Only one driving stage may be positioned to drive the corresponding column selection line.

상기한 바와 같이 본 발명에 따르면, 두개로 분리되어진 메모리 쎌 어레이 블럭사이에 컬럼디코더 하나만이 배치되어 양쪽으로 분리된 메모리 쎌 어레이 블럭을 동시에 공유하여 제어하고 주변회로는 메모리 쎌 어레이의 상단 또는 하단으로 이동하여 컬럼 프리디코더 라인의 갯수를 절반으로 줄여서 컬럼 프리디코더 라인의로딩과 게이트 캐패시턴스가 ½로 감소하여 칩의 동작전류를 줄여주고 또한 컬럼디코더의 갯수를 ½로 줄임으로써 칩의 면적을 감소시켜 원가를 줄일 수 있는 효과가 있다.As described above, according to the present invention, only one column decoder is disposed between two separate memory array array blocks to simultaneously share and control the memory array arrays separated from both sides, and the peripheral circuit is connected to the top or bottom of the memory array. By reducing the number of column predecoder lines by half, the loading and gate capacitance of the column predecoder lines are reduced to ½, which reduces chip operating current and also reduces the chip area by reducing the number of column decoders by ½. There is an effect to reduce.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above has been limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.

제1도는 종래 기술에 따른 칩내의 컬럼디코더의 배치 구성을 보여주는 블럭도.1 is a block diagram showing the arrangement of a column decoder in a chip according to the prior art.

제2도는 본 발명에 따른 칩내의 컬럼디코더의 배치 구성을 보여주는 블럭도.2 is a block diagram showing the arrangement of a column decoder in a chip according to the present invention.

Claims (2)

로우어드레스에 의하여 워드라인을 선택하여 동작시키고 컬럼어드레스에 의하여 컬럼 프리디코더를 거쳐 컬럼디코더의 출력신호인 컬럼선택라인에 의하여 비트라인을 선택하고 메모리 쎌을 엑세스하여 데이타를 라이트 하거나 리이드 동작을 수행하는 반도체 메모리 장치에 있어서,The word line is selected and operated by the low address, the column address is selected by the column select line, which is the output signal of the column decoder, by the column address, the bit line is selected, and the memory pin is accessed to write data or read. In a semiconductor memory device, 서브 메모리 어레이가 두개이상 다수개가 존재하고, 상기 두개이상 다수개의 서브 메모리 어레이는 다수개의 메모리 어레이 그룹으로 나누어지고, 상기 컬럼선택라인은 서브 메모리 어레이 위에 배치되어 다수개의 서브 메모리 어레이의 비트라인을 제어하며 다수개의 메모리 어레이 그룹으로 나누어진 그룹은 두개의 메모리 어레이 그룹으로 서로 짝을 이루어 동작하며 상기 두개로 짝을 이룬 메모리 어레이 그룹사이에는 컬럼디코더만이 배치되고, 상기 컬럼디코더에는 컬럼선택라인을 구동하는 구동단이 두개 존재하여 상기 두개의 메모리 어레이 그룹을 각각 제어하며 상기 컬럼디코더를 제어하는 프리디코딩 라인은 양쪽의 컬럼선택라인을 구동하는 구동단을 동시에 제어함을 특징으로 하는 반도체 메모리 장치.There are two or more sub memory arrays, the two or more sub memory arrays are divided into a plurality of memory array groups, and the column select lines are disposed on the sub memory arrays to control bit lines of the plurality of sub memory arrays. A group divided into a plurality of memory array groups is operated by pairing each other into two memory array groups. Only a column decoder is disposed between the paired memory array groups, and a column select line is driven to the column decoder. And two driving stages to control the two memory array groups, and the predecoding line controlling the column decoder controls the driving stages driving both column selection lines simultaneously. 로우어드레스에 의하여 워드라인을 선택하여 동작시키고 컬럼어드레스에 의하여 컬럼 프리디코더를 거쳐 컬럼디코더의 출력라인인 컬럼선택 라인에 의하여 비트라인을 선택하고 메모리 쎌을 엑세스하여 데이타를 라이트 하거나 리이드 동작을 수행하는 반도체 메모리 장치에 있어서,The word line is selected and operated by the low address, and the bit line is selected by the column selection line, which is the output line of the column decoder, by the column address, and the memory pin is accessed to write data or perform a read operation. In a semiconductor memory device, 서브 메모리 어레이가 두개이상 다수개가 존재하고, 상기 두개이상 다수개의 서브 메모리 어레이는 다수개의 메모리 어레이 그룹으로 나누어지고, 상기 컬럼선택라인은 서브 메모리 어레이 위에 배치되어 다수개의 서브 메모리 어레이의 비트라인을 제어하며 다수개의 메모리 어레이 그룹으로 나누어진 그룹은 두개의 메모리 어레이 그룹으로 서로 짝을 이루어 동작하며 상기 두개로 짝을 이룬 메모리 어레이 그룹사이에는 컬럼디코더만이 배치되고, 상기 컬럼디코더에는 컬럼선택라인을 구동하는 구동단이 한개 존재하여 상기 두개의 뱅크 메모리 어레이 그룹을 하나의 구동단으로 제어하며 상기 컬럼디코더에 컬럼선택라인을 구동하여 동시에 제어함을 특징으로 하는 반도체 메모리 장치.There are two or more sub memory arrays, the two or more sub memory arrays are divided into a plurality of memory array groups, and the column select lines are disposed on the sub memory arrays to control bit lines of the plurality of sub memory arrays. A group divided into a plurality of memory array groups is operated by pairing each other into two memory array groups. Only a column decoder is disposed between the paired memory array groups, and a column select line is driven to the column decoder. And one driving stage to control the two bank memory array groups as one driving stage, and simultaneously driving the column selection line to the column decoder to control the two bank memory array groups.
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