KR100345670B1 - device formation method for preventing pattern shift caused by BPSG reflow - Google Patents
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Abstract
본 발명은 하부 배선 형성이 완료된 기판 상에 TEOS와 같이 BPSG막의 리플로우 온도인 700 ℃ 내지 1000 ℃에서 유동하지 않는 절연막을 증착한 다음, 상기 절연막 상에 BPSG막을 증착하고 에치백하여 상대적으로 단차가 낮은 골 부분에만 BPSG막을 잔류시켜 평탄화시키면서 상부배선과 접할 절연막 부분을 노출시키고, 노출된 절연막에 상부 배선을 형성함으로써 열처리 과정에서 일어나는 BPSG막의 리플로우에 의한 배선 이동을 방지하는데 그 특징이 있다. 또한, 상기 BPSG막의 에치백으로 이웃하는 골 부분에 잔류하는 BPSG막이 연결되지 않도록 하여 열처리 과정에서 발생하는 BPSG막의 리플로우를 보다 효과적으로 방지하는데 그 다른 특징이 있다.The present invention deposits an insulating film that does not flow at 700 ° C. to 1000 ° C., which is a reflow temperature of a BPSG film, such as TEOS, on a substrate on which lower wiring is formed, and then deposits and etchs back a BPSG film on the insulating film to obtain a relatively step The BPSG film is left only in the low valley portions to be flattened to expose the insulating film portion to be in contact with the upper wiring, and the upper wiring is formed on the exposed insulating film to prevent the wire movement due to the reflow of the BPSG film during the heat treatment process. In addition, the etchback of the BPSG film prevents the BPSG film remaining in the neighboring bone from being connected, thereby preventing the reflow of the BPSG film generated during the heat treatment more effectively.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 BPSG의 리플로우에 따른 전도막 패턴의 이동을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a method of manufacturing a semiconductor device capable of preventing movement of a conductive film pattern due to reflow of BPSG.
BPSG막(borophosphosilicate glass)은 산화막의 증착시에 B2H6, PH3등과 같이 B 또는 P를 함유하는 반응물이 첨가되어 증착된 SiO2-B2O3-P2O5혼합 산화막을 말한다. SiO2에 B2O3나 P2O5가 첨가되면 유리(glass)의 융해(fusion) 온도가 낮아지기 때문에 900 ℃ 부근의 온도에서 리플로우(reflow) 처리를 해주면 BPSG막의 표면 에너지에 의해서 점성 유동(viscous flow)이 일어나 산화막의 평탄도를 향상시키게 된다. BPSG막 내의 B나 P 농도가 증가할수록 리플로우가 잘 일어난다.The BPSG film (borophosphosilicate glass) refers to a SiO 2 -B 2 O 3 -P 2 O 5 mixed oxide film deposited by adding a B or P-containing reactant such as B 2 H 6 , PH 3, and the like when the oxide film is deposited. When B 2 O 3 or P 2 O 5 is added to SiO 2 , the fusion temperature of the glass is lowered. Therefore, when the reflow treatment is performed at a temperature near 900 ° C., the viscous flow is caused by the surface energy of the BPSG film (viscous flow) occurs to improve the flatness of the oxide film. As the B or P concentration in the BPSG film increases, reflow occurs better.
이와 같이 평탄도 특성이 우수한 BPSG막은 ULSI(ultra large scale integration) 소자의 층간절연막으로 이용된다.The BPSG film having excellent flatness characteristics is used as an interlayer insulating film of ULSI (ultra large scale integration) device.
한편, 반도체 소자의 집적도가 증가함에 따라 셀(cell)에서의 설계규칙(design rule) 뿐만 아니라 주변회로 상의 설계규칙 또한 많이 감소하게 된다. 이로 인해 1.0 ㎛ 이하(sub-micron)의 수준의 미세 소자에서는 과거에는 문제시 되지 않았던 여러 문제가 발생한다.Meanwhile, as the degree of integration of semiconductor devices increases, not only design rules in cells but also design rules on peripheral circuits decrease. This results in several problems that have not been a problem in the past for micro devices having a sub-micron level.
그 예로서, 주변회로 영역의 BPSG막 상에 형성된 전도막 배선이 이동하는 것을 들 수 있다. 전술한 바와 같이 점성 유동 특성이 우수한 BPSG막은 그 형성 후실시되는 열처리공정에 의해서도 쉽게 리플로우되어 그 상부에 형성된 전도막 패턴이 이동하게 된다.As an example, the conductive film wiring formed on the BPSG film of the peripheral circuit area is moved. As described above, the BPSG film having excellent viscous flow characteristics is easily reflowed by the heat treatment process performed after the formation thereof, so that the conductive film pattern formed thereon is moved.
즉, 도 1에 보이는 바와 같이 그 상부에 전도막 패턴(14)이 형성된 제1 BPSG막(1st BPSG)은, 후속으로 진행되는 제2 BPSG막(2nd BPSG), 제3 BPSG막(3rd BPSG)의 증착 및 평탄화를 위한 리플로우 과정에서 단차가 큰 국부적인 부분에서 보다 많이 리플로우 되고 그에 따라 그 상부에 있는 전도막 패턴(14)이 이동된다. 이와 같이 이동된 전도막 패턴(14)은 이후 형성된 콘택홀 측벽에 노출되어 텅스텐 플러그(15) 등과 같은 다른 전도막과 단락된다. 도 1에서 미설명 도면부호 'S'는 후속으로 진행되는 열처리 공정에서 제1 BPSG막(1st-BPSG)의 리플로우에 따른 단차 변화를 나타낸다.That is, as shown in FIG. 1, the first BPSG film 1st BPSG having the conductive film pattern 14 formed thereon includes a second BPSG film 2nd BPSG and a third BPSG film 3rd BPSG. In the reflow process for deposition and planarization of the reflow process, the reflow process is performed more in the local part having a large step, and thus the conductive film pattern 14 on the upper portion is moved. The conductive film pattern 14 moved as described above is exposed to the contact hole sidewalls formed thereafter and is shorted with another conductive film such as a tungsten plug 15. In FIG. 1, reference numeral 'S' denotes a step change due to reflow of the first BPSG film 1st-BPSG in a subsequent heat treatment process.
상기 전도막 패턴이 실리사이드일 경우 이동은 다음과 같은 원인에 의해서도 발생한다. 실리사이드박막은 약 800 ℃ 온도에서 0.2 % 수축되는 물성적 특성을 갖는데, 열처리 과정에서 제1 BPSG막 상의 실리사이드 전도막 패턴(14)이 응축되고 그에 따른 스트레스(stress)에 의해 이동 정도는 더욱 심해진다.When the conductive film pattern is silicide, the movement also occurs due to the following causes. The silicide thin film has a physical property of shrinking by 0.2% at a temperature of about 800 ° C. In the heat treatment process, the silicide conductive film pattern 14 on the first BPSG film is condensed and the degree of movement becomes more severe due to stress. .
특히 후속 열처리 과정에서 상대적으로 단차가 큰 국부적인 부분에서 보다 많이 BPSG막의 리플로우가 발생하는데, 그에 따라 저집적도 소자의 주변회로 영역에서는 관찰되지 않았던 전도막 패턴의 이동이 발생한다. 그에 따라 절연되어야 할 연결배선(interconnection line) 간의 연결이 유발되고 소자의 불량이 발생한다.In particular, in the subsequent heat treatment, the BPSG film is more reflowed in the localized region where the step is relatively large, thereby causing the movement of the conductive film pattern that was not observed in the peripheral circuit region of the low integration device. This causes connection between the interconnect lines to be insulated and device failure.
도 2는 주변회로 영역과 셀영역 각각에 형성된 전도막 패턴의 공정순서에 따른 이동 정도를 비교하여 보이는 그래프로서, 셀 영역에서는 BPSG 리플로우에 의해전도막 패턴의 이동이 발생하지 않는 반면에, 주변회로 영역에서는 공정 진행에 따라 이동 정도가 증가함으로 보이고 있다. BPSG 리플로우에 의한 전도막 패턴의 이동 정도는 단차, 배선 패턴의 밀집도 그리고 열처리 온도에 의존하는데 그 이동 정도는 0.3 ㎛ 이상인 것으로 관찰되고 있다. 더욱이 이러한 불량은 적절한 테스트 패턴이 아직 제공되지 않아 거의 감지되고 못하고 있다.FIG. 2 is a graph showing the degree of movement of the conductive film pattern formed in each of the peripheral circuit region and the cell region according to the process order. In the cell region, the movement of the conductive film pattern does not occur due to BPSG reflow. In the circuit area, the degree of movement increases with the progress of the process. The degree of movement of the conductive film pattern due to BPSG reflow depends on the level difference, the density of the wiring pattern, and the heat treatment temperature, but the degree of movement is observed to be 0.3 µm or more. Moreover, these failures are rarely detected because no appropriate test pattern has yet been provided.
상기와 같은 문제점을 해결하기 위하여 종래에는 BPSG막 상에 TEOS(tetraethyl ortho silicate) 등과 같이 유동성이 적은 절연막을 형성하는 방법이 제시되었으나, 그와 같은 종래 방법으로는 BPSG 리플로우 따른 전도막 패턴의 이동을 효과적으로 방지할 수 없다.In order to solve the above problems, a method of forming an insulating film having low fluidity such as tetraethyl ortho silicate (TEOS) on the BPSG film has been proposed in the related art.However, such a conventional method moves the conductive film pattern due to BPSG reflow. Can not be effectively prevented.
상기와 같은 문제점을 해결하기 위한 본 발명은 BPSG의 리플로우에 따른 전도막 패턴의 이동을 방지할 수 있는 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention for solving the above problems is to provide a device manufacturing method that can prevent the movement of the conductive film pattern due to the reflow of the BPSG.
도 1은 종래 반도체 소자 제조 과정에서 BPSG막의 리플로우에 의한 전도막 패턴의 이동을 보이는 공정 단면도,1 is a cross-sectional view illustrating a movement of a conductive film pattern due to reflow of a BPSG film in a conventional semiconductor device manufacturing process;
도 2는 주변회로 영역과 셀영역 각각에 형성된 전도막 패턴의 공정순서에 따른 이동 정도를 비교하여 보이는 그래프,2 is a graph showing a comparison of the degree of movement of the conductive film pattern formed in each of the peripheral circuit region and the cell region,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자 제조 공정 단면도,3A to 3D are cross-sectional views of a semiconductor device manufacturing process according to an embodiment of the present invention;
도 4는 TEOS막과 BPSG막의 두께 변화에 따른 상부 전도막 패턴의 이동도 변화를 나타내는 그래프.4 is a graph showing the mobility change of the upper conductive film pattern according to the thickness change of the TEOS film and the BPSG film.
*도면의 주요부분에 대한 도면 부호의 설명** Description of reference numerals for the main parts of the drawings *
31: 하부 전도막 패턴 32: TEOS막31: lower conductive film pattern 32: TEOS film
33: 제1 BPSG막 34: 상부 전도막 패턴33: first BPSG film 34: upper conductive film pattern
35: 제2 BPSG막35: second BPSG film
상기와 같은 목적을 달성하기 위한 본 발명은 하부구조 형성이 완료된 기판 상에 BPSG막의 리플로우 온도에서 유동하지 않는 물질로 층간절연을 위한 절연막을 형성하는 제1 단계; 상기 절연막 상에 평탄화를 위한 제1 BPSG막을 증착 및 리플로우하는 제2 단계; 전도막 패턴과 접할 상기 절연막 부분을 노출시키기 위해 상기 제1 BPSG막을 제거하면서 상대적으로 단차가 낮은 골 부분에 상기 제1 BPSG막을 잔류시키는 제3 단계; 및 상기 제3 단계에서 노출된 상기 절연막 상에 전도막 패턴을 형성하는 제4 단계를 포함하는 미세 소자 제조 방법을 제공한다.The present invention for achieving the above object is a first step of forming an insulating film for interlayer insulation with a material that does not flow at the reflow temperature of the BPSG film on the substrate on which the underlying structure is completed; Depositing and reflowing a first BPSG film for planarization on the insulating film; A third step of leaving the first BPSG film in a relatively low stepped portion while removing the first BPSG film to expose a portion of the insulating film to be in contact with a conductive film pattern; And a fourth step of forming a conductive film pattern on the insulating film exposed in the third step.
셀 영역과 주변회로 영역을 구비하는 반도체 소자 제조 방법에 있어서, 하부구조 형성이 완료된 반도체 기판 상에 BPSG막의 리플로우 온도에서 유동하지 않는 물질로 층간절연을 위한 절연막을 형성하는 제1 단계; 상기 절연막 상에 평탄화를 위한 제1 BPSG막을 증착 및 리플로우하는 제2 단계; 전도막 패턴과 접할 상기 절연막 부분을 노출시키기 위해 상기 제1 BPSG막을 제거하면서 상대적으로 단차가 낮은 골 부분에 상기 제1 BPSG막을 잔류시키는 제3 단계; 및 상기 제3 단계에서 노출된 상기 절연막 상에 전도막 패턴을 형성하는 제4 단계를 포함하는 반도체 소자 제조 방법을 제공한다.A semiconductor device manufacturing method comprising a cell region and a peripheral circuit region, comprising: a first step of forming an insulating film for interlayer insulation using a material that does not flow at a reflow temperature of a BPSG film on a semiconductor substrate on which a lower structure is formed; Depositing and reflowing a first BPSG film for planarization on the insulating film; A third step of leaving the first BPSG film in a relatively low stepped portion while removing the first BPSG film to expose a portion of the insulating film to be in contact with a conductive film pattern; And a fourth step of forming a conductive film pattern on the insulating film exposed in the third step.
본 발명은 하부 배선 형성이 완료된 기판 상에 TEOS와 같이 BPSG막의 플로우 온도인 700 ℃ 내지 1000 ℃에서 유동하지 않는 절연막을 증착한 다음, 상기 절연막 상에 BPSG막을 증착하고 에치백하여 상대적으로 단차가 낮은 골 부분에만 BPSG막을 잔류시켜 평탄화시키면서 상부배선과 접할 절연막 부분을 노출시키고, 노출된 절연막에 상부 배선을 형성함으로써 열처리 과정에서 일어나는 BPSG막의 리플로우에 의한 배선 이동을 방지하는데 그 특징이 있다. 또한, 상기 BPSG막의 에치백으로 이웃하는 골 부분에 잔류하는 BPSG막이 연결되지 않도록 하여 열처리 과정에서 발생하는 BPSG막의 리플로우를 보다 효과적으로 방지하는데 그 다른 특징이 있다.The present invention deposits an insulating film that does not flow at 700 ° C. to 1000 ° C., which is a flow temperature of a BPSG film, such as TEOS, on a substrate on which lower wiring is formed, and then deposits and etchs back a BPSG film on the insulating film to have a relatively low step The BPSG film is left only in the valley portion to be flattened, exposing the insulating film portion to be in contact with the upper wiring, and the upper wiring is formed on the exposed insulating film to prevent the wire movement due to the reflow of the BPSG film during the heat treatment process. In addition, the etchback of the BPSG film prevents the BPSG film remaining in the neighboring bone from being connected, thereby preventing the reflow of the BPSG film generated during the heat treatment more effectively.
이하, 도 3a 내지 도 3d를 참조하여 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 상세하게 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3D.
먼저 도 3a에 도시한 바와 같이, 트랜지스터의 게이트 전극 등과 같은 하부 전도막 패턴(31) 형성이 완료된 반도체 기판(30) 상에 층간절연을 위해 3000 Å 내지 10000 Å 두께의 TEOS막(32)을 형성하고, 평탄화를 위해 전체 구조 상에 1000 Å 내지 3000 Å 두께의 제1 BPSG막(33)을 형성한다.First, as shown in FIG. 3A, a TEOS film 32 having a thickness of 3000 kHz to 10000 Å is formed on the semiconductor substrate 30 on which the lower conductive film pattern 31, such as a gate electrode of a transistor, is completed, for interlayer insulation. In order to planarize, a first BPSG film 33 having a thickness of 1000 GPa to 3000 GPa is formed on the entire structure.
상기 TEOS막(31)은 O3계 TEOS막으로 형성할 수도 있다. 증착 장비는 PECVD(plasma enhanced chemical vapor deposition) 또는 LPCVD(low pressure chemical vapor deposition)를 이용한다. 상기 제1 BPSG막(33)은 PSG(phospho silicate glass), BSG(boro silicate glass) 등으로 형성할 수도 있다. 한편, 제1 BPSG막(33) 형성 과정은 BPSG막 증착 및 플로우(flow) 과정을 포함한다.The TEOS film 31 may be formed of an O 3 based TEOS film. The deposition equipment uses plasma enhanced chemical vapor deposition (PECVD) or low pressure chemical vapor deposition (LPCVD). The first BPSG film 33 may be formed of phospho silicate glass (PSG), boro silicate glass (BSG), or the like. Meanwhile, the process of forming the first BPSG film 33 includes the process of depositing and flowing the BPSG film.
다음으로 도 3b에 보이는 바와 같이, 플라즈마 식각 또는 화학기계적 연마(chemical mechanical polishing) 방법으로 제1 BPSG(33)을 제거하여 상대적으로 단차가 낮은 골 부분에 제1 BPSG막(33)을 잔류시키면서 상부 전도막 패턴과 접할 TEOS막(32)을 노출시킨다. 이때, 이웃하는 골 부분의 BPSG막(33)이 서로 연결되지 않도록 BPSG막(33)을 제거한다. 상기 골 부분은 셀영역과 주변회로 영역을 구비하는 반도체 메모리 소자의 주변회로 영역에 위치한다.Next, as shown in FIG. 3B, the first BPSG 33 is removed by plasma etching or chemical mechanical polishing, and the first BPSG layer 33 is left in the valley where the step is relatively low. The TEOS film 32 to be in contact with the conductive film pattern is exposed. At this time, the BPSG film 33 is removed so that the BPSG films 33 of neighboring bone portions are not connected to each other. The valley is located in a peripheral circuit region of the semiconductor memory device having a cell region and a peripheral circuit region.
이어서 도 3c에 도시한 바와 같이, 노출된 TEOS막(32)막 상에 상부 전도막 패턴(34)을 형성한다. 상기 상부 전도막 패턴(34)은 폴리실리콘, 폴리사이드, 알루미늄 및 코발트 실리사이드, 크롬 실리사이드, 텅스텐 실리사이드, 타이타늄 실리사이드, 니켈 실리사이드 등과 같은 다양한 실리사이드로 형성한다. 상기 전도막 패턴(34)은 주변회로 영역에 형성되는 접지전원 배선일 수도 있다.3C, the upper conductive film pattern 34 is formed on the exposed TEOS film 32 film. The upper conductive layer pattern 34 is formed of various silicides such as polysilicon, polyside, aluminum and cobalt silicide, chrome silicide, tungsten silicide, titanium silicide, nickel silicide, and the like. The conductive layer pattern 34 may be a ground power line formed in a peripheral circuit region.
다음으로 도 3d에 보이는 바와 같이 전체 구조 상에 층간절연 및 평탄화를 위한 제2 BPSG막(35)을 형성하고, 제2 BPSG막(35), 제1 BPSG막(33) 및 TEOS막(32)을 선택적으로 식각하여 반도체 기판(30)을 노출시키는 콘택홀을 형성한 다음, 콘택홀 내에 플러그(36)를 형성하는 등 이후의 후속 공정을 진행한다. 상기 후속 공정에는 제3 BPSG, 제4 BPSG 형성 공정 등과 같은 다수의 열처리 과정이 포함된다.Next, as shown in FIG. 3D, a second BPSG film 35 for interlayer insulation and planarization is formed on the entire structure, and the second BPSG film 35, the first BPSG film 33, and the TEOS film 32 are formed. Is selectively etched to form a contact hole exposing the semiconductor substrate 30, and then a subsequent process such as forming a plug 36 in the contact hole is performed. The subsequent process includes a plurality of heat treatment processes such as a third BPSG, a fourth BPSG forming process, and the like.
전술한 본 발명의 실시 예에서 상기 제1 BPSG막(33) 및 제2 BPSG막(34) 각각의 불순물 도핑 농도는 10 %를 넘지 않도록 한다.In the above-described embodiment of the present invention, the impurity doping concentration of each of the first BPSG film 33 and the second BPSG film 34 may not exceed 10%.
도 4는 TEOS막(32)과 BPSG막(33)의 두께 변화에 따른 상부 전도막 패턴(34)의 이동도 변화를 나타내는 그래프로서, TEOS막(32)의 두께가 증가할수록 상부배선(34)의 이동도가 감소하는 것을 보이고 있다. 또한, 도 4와 같은 결과로부터 TEOS막을 LPCVD로 형성한 경우(A)와 PECVD로 형성한 경우(B) 이동도 변화는 거의 동일함을 알 수 있다.FIG. 4 is a graph showing a change in mobility of the upper conductive film pattern 34 according to the thickness change of the TEOS film 32 and the BPSG film 33. The upper wiring 34 is increased as the thickness of the TEOS film 32 increases. It shows that the mobility of is decreased. In addition, it can be seen from the results as shown in FIG. 4 that the mobility change in the case where the TEOS film is formed by LPCVD (A) and when it is formed by PECVD (B) is almost identical.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 BPSG막 보다 상대적으로 유동성이 낮은 TEOS막 상에 배선을 형성함으로써, 이후 실시되는 열처리 과정에서 발생하는 BPSG막의 유동에 의한 배선의 이동을 효과적으로 방지할 수 있다.According to the present invention as described above, by forming the wiring on the TEOS film having a relatively lower fluidity than the BPSG film, it is possible to effectively prevent the movement of the wiring due to the flow of the BPSG film generated in the subsequent heat treatment.
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Citations (5)
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2000
- 2000-08-31 KR KR1020000051370A patent/KR100345670B1/en not_active IP Right Cessation
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