KR100344843B1 - Circuit for Sensing of Voltage Rising - Google Patents
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Abstract
본 발명은 직류 구동 전압(VDD)의 상승을 안정되고 빠르게 감지하기 위한 전압 상승 감지 회로에 관한 것으로서, 직류 구동 전압(VDD)을 일정비율로 분배하는 전압 분배부와, 직류 구동 전압과 상기 전압 분배부의 출력단 사이에 연결되는 제 1 고전압 트랜지스터와, 상기 전압 분배부의 출력 신호에 따라서 선택적으로 온되며 한쪽 전극이 상기 직류 구동 전압에 연결되는 제 2 고전압 트랜지스터와, 상기 전압 분배부의 출력 신호에 따라서 선택적으로 온되며 한쪽 전극이 접지단에 연결되는 제 3 고전압 트랜지스터와, 상기 직류 구동 전압과 상기 제 3 고전압 트랜지스터의 다른쪽 전극 사이에 직렬 연결되며 게이트 전극들이 접지단에 연결되는 복수개의 피모스 트랜지스터들과, 상기 제 3 고전압 트랜지스터의 다른쪽 전극의 신호를 일정 시간 지연시키어 출력단으로 출력하는 지연부와, 상기 출력단 신호의 반전 신호를 상기 제 1 고전압 트랜지스터의 게이트 전극으로 피드백시키는 피드백 경로를 포함하여 구성된다.The present invention relates to a voltage rise detection circuit for stably and quickly detecting a rise in a direct current driving voltage (VDD), comprising: a voltage divider for distributing the direct current driving voltage (VDD) at a constant ratio; A first high voltage transistor connected between a negative output terminal, a second high voltage transistor selectively turned on according to an output signal of the voltage divider, and one electrode connected to the DC driving voltage, and selectively according to an output signal of the voltage divider A third high voltage transistor turned on and having one electrode connected to the ground terminal, a plurality of PMOS transistors connected in series between the DC driving voltage and the other electrode of the third high voltage transistor and having gate electrodes connected to the ground terminal; Delaying the signal of the other electrode of the third high voltage transistor for a predetermined time; And a feedback path for feeding back an output signal to the output terminal and a feedback path for feeding back the inverted signal of the output terminal signal to the gate electrode of the first high voltage transistor.
Description
본 발명은 반도체 회로에 관한 것으로 특히, 직류 구동 전압(VDD) 상승시에 이를 빠르고 안정적으로 검출하기 위한 전압 상승 감지 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuits, and more particularly, to a voltage rise detection circuit for quickly and stably detecting a DC drive voltage VDD.
이하, 첨부된 도면을 참조하여 종래의 전압 상승 감지 회로를 설명하면 다음과 같다.Hereinafter, a conventional voltage rise detection circuit will be described with reference to the accompanying drawings.
도 1은 종래의 전압 상승 감지 회로를 나타낸 도면이다.1 is a view showing a conventional voltage rise detection circuit.
종래의 전압 상승 감지 회로는 VDD 전압을 일정비율로 분배하기 위하여 상기 VDD단과 접지단(Vss) 사이에 직렬 연결되는 제 1 내지 제 6 저항(11a 내지 11f)과, 상기 제 3 저항(11c)과 제 4 저항(11d)을 연결하는 A 노드와 VDD 전압 사이에 연결되며 게이트 전극이 상기 A 노드에 연결되는 제 1 고전압 엔모스(12)와, 한쪽에서 상기 VDD 전압에 연결되며 각 게이트 전극이 접지단에 연결되는 제 1 내지 제 6 피모스(13a 내지 13f)와, 한쪽 전극이 상기 제 6 피모스(13f)의 한쪽 전극(B)에 연결되고 다른쪽 전극은 접지단(Vss)에 연결되며 게이트 전극이 상기 A 노드에 연결되는 제 2 고전압 엔모스(14)와, 상기 B 노드와 출력단(OUT) 사이에 직렬 연결되는 제 1 내지 제 6 고전압 인버터(15a 내지 15f)로 구성된다.In the conventional voltage rising detection circuit, the first to sixth resistors 11a to 11f and the third resistor 11c are connected in series between the VDD terminal and the ground terminal Vss to distribute the VDD voltage at a constant ratio. A first high voltage NMOS 12 connected between the node A connecting the fourth resistor 11d and the voltage VDD and a gate electrode connected to the node A; First to sixth PMOS 13a to 13f connected to the end, one electrode is connected to one electrode B of the sixth PMOS 13f, and the other electrode is connected to the ground terminal Vss. A gate electrode includes a second high voltage NMOS 14 connected to the node A, and first to sixth high voltage inverters 15a to 15f connected in series between the node B and the output terminal OUT.
상기와 같이 구성되는 종래의 전압 감지 회로의 동작을 설명하면 다음과 같다.Referring to the operation of the conventional voltage sensing circuit configured as described above are as follows.
VDD 전압이 상승하게 되면, 상기 제 1 고전압 엔모스(12)가 온되어 A 노드의 전압이 상승한다. 이때, 상기 A 노드의 전압이 상기 제 2 고전압 엔모스(14)의 문턱전압(Threshold Voltage)보다 크게되면 상기 제 2 고전압 엔모스(14)는 온(On)된다.When the VDD voltage rises, the first high voltage enmos 12 are turned on to increase the voltage of the A node. At this time, when the voltage of the node A is greater than the threshold voltage of the second high voltage NMOS 14, the second high voltage NMOS 14 is turned on.
그리고, 상기 제 2 엔모스(14)가 온됨에 따라서 상기 B 노드의 전압이 감소되어 로우가 되므로 상기 제 1 내지 제 6 고전압 인버터(15a 내지 15f)를 통과하여일정 시간 이후에 상기 출력단(OUT)을 통해 VDD 전압이 상승하였음을 나타내는 로우(LOW) 신호가 출력된다.In addition, as the second NMOS 14 is turned on, the voltage of the node B decreases to become low, so that the output terminal OUT passes through the first to sixth high voltage inverters 15a to 15f after a predetermined time. Through this, a low signal indicating that the VDD voltage has increased is output.
상기와 같은 종래의 전압 상승 감지 회로는 다음과 같은 문제점이 있다.The conventional voltage rise detection circuit as described above has the following problems.
VDD 전압이 상승했음을 나타내는 출력신호가 출력되기 위해서는 VDD가 상승함에 따라 증가되는 A노드 전압이 상기 제 1 고전압 트랜지스터의 문턱전압보다 높아질 때까지 기다려야 한다.In order to output an output signal indicating that the VDD voltage has risen, it is necessary to wait until the A node voltage increased as the VDD rises above the threshold voltage of the first high voltage transistor.
따라서, VDD 전압 상승에 따른 출력 신호의 감지 속도가 느리기 때문에 시스템의 속도 및 성능이 저하되는 단점을 갖는다.Therefore, since the detection speed of the output signal is slowed due to the VDD voltage increase, the speed and performance of the system are degraded.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 직류 구동 전압 상승의 감지 속도를 향상시키는데 적합한 전압 상승 감지 회로를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a voltage rise detection circuit suitable for improving the detection speed of a DC drive voltage rise.
도 1은 종래의 전압 상승 감지 회로를 나타낸 도면1 is a view showing a conventional voltage rise detection circuit
도 2는 본 발명의 실시예에 따른 전압 상승 감지 회로를 나타낸 도면2 illustrates a voltage rise detection circuit according to an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 전압 상승 감지 회로에서 전압 상승에 따른 각 부분의 전압 파형도3 is a voltage waveform diagram of each part according to the voltage rise in the voltage rise detection circuit according to the embodiment of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
21a 내지 21f : 제 1 내지 제 6 저항21a to 21f: first to sixth resistors
22 : 제 1 고전압 엔모스22: first high voltage enmos
23 : 제 2 고전압 엔모스23: second high voltage enmos
24a 내지 24f :제 1 내지 제 6 피모스24a to 24f: 1st to 6th PMOS
25 : 제 3 고전압 엔모스25: third high voltage enmos
26a 내지 26f : 제 1 내지 제 6 고전압 인버터26a to 26f: first to sixth high voltage inverters
상기와 같은 목적을 달성하기 위한 본 발명의 전압 상승 감지 회로는 직류 구동 전압(VDD)을 일정비율로 분배하는 전압 분배부와, 직류 구동 전압과 상기 전압 분배부의 출력단 사이에 연결되는 제 1 고전압 트랜지스터와, 상기 전압 분배부의 출력 신호에 따라서 선택적으로 온되며 한쪽 전극이 상기 직류 구동 전압에 연결되는 제 2 고전압 트랜지스터와, 상기 전압 분배부의 출력 신호에 따라서 선택적으로 온되며 한쪽 전극이 접지단에 연결되는 제 3 고전압 트랜지스터와, 상기 직류 구동 전압과 상기 제 3 고전압 트랜지스터의 다른쪽 전극 사이에 직렬 연결되며 게이트 전극들이 접지단에 연결되는 복수개의 피모스 트랜지스터들과, 상기 제 3 고전압 트랜지스터의 다른쪽 전극의 신호를 일정 시간 지연시키어 출력단으로 출력하는 지연부와, 상기 출력단 신호의 반전 신호를 상기 제 1 고전압 트랜지스터의 게이트 전극으로 피드백시키는 피드백 경로를 포함하여 구성됨을 특징으로 한다.The voltage rise detection circuit of the present invention for achieving the above object is a voltage divider for distributing a DC drive voltage (VDD) at a constant ratio, and a first high voltage transistor connected between the DC drive voltage and the output terminal of the voltage divider. And a second high voltage transistor selectively turned on according to an output signal of the voltage divider and having one electrode connected to the DC driving voltage, and selectively turned on according to an output signal of the voltage divider and having one electrode connected to a ground terminal. A plurality of PMOS transistors connected in series between a third high voltage transistor, the DC driving voltage and the other electrode of the third high voltage transistor, and gate electrodes connected to a ground terminal, and the other electrode of the third high voltage transistor A delay unit for delaying a signal of a predetermined time and outputting the signal to an output terminal; And a feedback path for feeding back the inverted signal of the short signal to the gate electrode of the first high voltage transistor.
이하, 첨부된 도면을 참조하여 본 발명의 전압 상승 감지 회로를 설명하면 다음과 같다.Hereinafter, the voltage rise detection circuit of the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 전압 상승 감지 회로를 나타낸 도면이고, 도 3은 본 발명의 실시예에 따른 전압 상승 감지 회로에서 전압 상승에 따른 각 부분의 전압 파형도이다.2 is a diagram illustrating a voltage rise sensing circuit according to an exemplary embodiment of the present invention, and FIG. 3 is a voltage waveform diagram of each part of the voltage rise sensing circuit according to an exemplary embodiment of the present invention.
본 발명의 실시예에 따른 전압 상승 감지 회로는 도 2에 도시된 바와 같이, A 노드에 VDD 전압을 일정 비율로 배분하는 제 1 내지 제 6 저항(21a 내지 21f)과, 상기 VDD 전압과 상기 A 노드 사이에 연결되는 제 1 고전압 엔모스(22)와, 한쪽 전극이 상기 VDD단에 연결되고 게이트 전극이 상기 A 노드에 연결되는 제 2 고전압 엔모스(23)와, 한쪽에서 상기 VDD 전압에 연결되며 각 게이트 전극이 접지단(Vss)에 연결되는 제 1 내지 제 6 피모스(24a 내지 24f)와, 상기 제 6 피모스(24f)의 한쪽 전극(B 노드)과 접지단(Vss) 사이에 직렬 연결되며 게이트 전극이 상기 제 2 고전압 엔모스(23)의 다른쪽 전극에 연결되는 제 3 고전압 엔모스(25)와, 상기 B 노드와 출력단자(OUT) 사이에 직렬 연결되는 제 1 내지 제 6 고전압 인버터(26a 내지 26f)로 구성된다.As shown in FIG. 2, the voltage rising detection circuit according to the embodiment of the present invention includes first to sixth resistors 21a to 21f for allocating a VDD voltage to a node A at a predetermined ratio, and the VDD voltage and the A voltage. A first high voltage NMOS 22 connected between nodes, a second high voltage NMOS 23 on one side of which is connected to the VDD terminal, and a gate electrode connected to the node A, and a side of the second high voltage NMOS 23 connected to the VDD voltage. And a first to sixth PMOS 24a to 24f having each gate electrode connected to the ground terminal Vss, and between one electrode (B node) and the ground terminal Vss of the sixth PMOS 24f. A third high voltage NMOS 25 connected in series and having a gate electrode connected to the other electrode of the second high voltage NMOS 23, and first to second connected in series between the B node and the output terminal OUT. It consists of six high voltage inverters 26a-26f.
여기서 상기 제 5 고전압 인버터(26e)의 출력은 상기 제 1 고전압엔모스(22)의 게이트 전극으로 피드백된다.Here, the output of the fifth high voltage inverter 26e is fed back to the gate electrode of the first high voltage NMOS 22.
상기와 같이 구성되는 본 발명의 실시예에 따른 전압 상승 감지 회로의 동작을 도 3의 참조하여 설명하면 다음과 같다.The operation of the voltage rise detection circuit according to the embodiment of the present invention configured as described above will be described with reference to FIG. 3 as follows.
우선, VDD 전압이 일정한 값 이상으로 상승하지 않은 경우에는 상기 제 2 고전압 엔모스(23)는 온(ON)되고, 상기 제 2 고전압 엔모스(23)는 오프(Off)되어 상기 출력단(OUT)에는 임의의 VDD 전압이 출력된다.First, when the VDD voltage does not rise above a certain value, the second high voltage enmos 23 is turned on, and the second high voltage enmos 23 is turned off to output the output terminal OUT. Any VDD voltage is output.
그리고, 상기 VDD 전압이 일정한 값 이상으로 상승하면 상기 제 2 고전압 엔모스(23)는 온(On)되고, 상기 A 노드의 전압이 상승하여 상기 제 3 고전압 엔모스(25)의 문턱전압(Threshold Voltage)보다 크게되면 상기 제 3 고전압 엔모스(25)가 온(On)된다.When the VDD voltage rises above a certain value, the second high voltage NMOS 23 is turned on, and the voltage of the node A rises to increase the threshold voltage of the third high voltage NMOS 25. If greater than Voltage), the third high voltage NMOS 25 is turned on.
그리고, 상기 제 5 고전압 인버터(26e)의 출력단 신호는 상기 제 1 고전압 엔모스(22)의 게이트단으로 피드백되므로보다 빠르게 A 노드의 전압이 상승되어 상기 제 3 고전압 엔모스(25)를 온(On)시키어 출력단(OUT)에 VDD 전압 상승으로 인한 로우 신호가 출력된다.In addition, since the output terminal signal of the fifth high voltage inverter 26e is fed back to the gate terminal of the first high voltage NMOS 22, the voltage of the node A is increased more rapidly to turn on the third high voltage NMOS 25 ( On), a low signal is output to the output terminal OUT due to the rise of the VDD voltage.
상기와 같은 본 발명의 전압 상승 감지 회로는 피드백 경로를 통하여 A 노드의 전압을 빠르게 상승시킬 수 있으므로 VDD 전압 상승 감지 신호를 보다 빠르고 안정적으로 출력할 수 있어 시스템의 속도 및 성능을 향상시킬 수 있는 효과가 있다.The voltage rise detection circuit of the present invention as described above can quickly increase the voltage of the node A through a feedback path, and thus can output the VDD voltage rise detection signal more quickly and stably, thereby improving the speed and performance of the system. There is.
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- 2000-10-24 KR KR1020000062629A patent/KR100344843B1/en not_active IP Right Cessation
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