KR100344708B1 - Semiconductor device and plating for same - Google Patents

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닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은 반도체 장치와 반도체 장치에 대한 도금(plating)방법에 관한 것으로서, 반도체 장치의 외부 리드(1) 또는 리드 프레임은 상기 외부 리드(1) 또는 리드 프레임상의 제1의 주석-비스무트 도금층(2) 및 상기 제1의 주석-비스무트 도금층(2)의 표면상의 제2의 주석-비스쿠트 도금층(3)를 구비하고 있으며, 상기 제1의 주석-비스무트 도금층(2)의 비스무트의 조성비는 제2의 주석-비스무트 도금층(3)의 조성비와 다르다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a plating method for a semiconductor device, wherein the external lead 1 or lead frame of the semiconductor device is the external lead 1 or the first tin-bismuth plating layer 2 on the lead frame. ) And a second tin-biscuit plating layer 3 on the surface of the first tin-bismuth plating layer 2, wherein the composition ratio of bismuth of the first tin-bismuth plating layer 2 is set to a second ratio. The composition ratio of tin-bismuth plating layer 3 is different.

Description

반도체 장치 및 그 도금방법{Semiconductor device and plating for same}Semiconductor device and plating method {Semiconductor device and plating for same}

본 발명은 반도체 장치와 반도체 장치에 대한 도금(plating)방법에 관한 것으로서, 특히, 양호한 납땜 습성(wetting) 및 크랙에 대한 양호한 저항성을 특징으로 하는 반도체 장치에 대한 도금방법에 관한 것이다. 주석-비스무트(Sn-bismuth) 도금은 보통 반도체 외부 리드의 도금에 사용된다. 주석- 비스무트 도금에서, 주석 이온, 비스무트 이온을 함유하는 도금 용액을 통해 전류가 흘러, 음극으로 기능하는 도금될 외부 리드의 표면상에 주석-비스무트가 퇴적된다. 도 3은 도금 후의 외부 리드의 단면도를 도시하고 있다. 이 경우, 리드소재(11)상의 주석-비스무트 도금층(12)의 두께는 10㎛ 정도이고 비스무트의 비(rate)는 3 내지 5% 이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a plating method for a semiconductor device, and more particularly to a plating method for a semiconductor device characterized by good soldering wetting and good resistance to cracking. Sn-bismuth plating is commonly used for the plating of semiconductor external leads. In tin-bismuth plating, current flows through a plating solution containing tin ions and bismuth ions, and tin-bismuth is deposited on the surface of the external lead to be plated, which functions as a cathode. 3 shows a cross-sectional view of the outer lead after plating. In this case, the thickness of the tin-bismuth plating layer 12 on the lead material 11 is about 10 µm and the bismuth rate is 3 to 5%.

그러나, 전술한 주석-비스무트 도금층(12)에서, 양호한 납땜 습성(wetting characteristics) 및 크랙에 대한 양호한 저항성의 양쪽 모두를 달성한다는 것은용이하지 않다.However, in the above-described tin-bismuth plating layer 12, it is not easy to achieve both good wetting characteristics and good resistance to cracking.

특히, 비스무트의 비율이 증가하면 융점이 내려가서, 습성이 개선되게 된다. 그러나, 비스무트의 비율이 증가하면, 도금이 경화되어 리드 성형시에 도금에 크랙이 생겨 리드의 소재가 노출된다는 결점이 있다.In particular, when the ratio of bismuth increases, the melting point is lowered, and the behavior is improved. However, when the ratio of bismuth increases, there is a drawback that the plating hardens and cracks in the plating during lead molding, thereby exposing the material of the lead.

따라서, 양호한 습성이 얻어지지 않는다면, 반도체 장치는 프린트 기판에 실제 장착되는 경우에 땜납이 들러붙어 접속불량이 일어나고, 내 크랙성이 나빠지고, 크랙의 저항이 나쁘면, 리드가 형성되는 경우에 크랙이 리드에 생성될 수 있어 리드의 소재가 노출되어 그 부분으로부터 부식이 진행될 수 있다. 리드 소재의 노출부는 반도체 장치가 프린트 기판에 장착되는 경우에 땜납의 들러붙음을 방해하여 불량한 접속을 야기한다.Therefore, if good wettability is not obtained, the semiconductor device is stuck to the solder when actually mounted on the printed circuit board, resulting in poor connection, poor crack resistance, and poor crack resistance. It may be generated in the leads, exposing the material of the leads and causing corrosion to proceed from that portion. The exposed portion of the lead material interferes with the sticking of the solder when the semiconductor device is mounted on the printed board, resulting in poor connection.

따라서, 본 발명의 목적은 비스무트 비율이 5% 이상이 되면 습성이 더욱 개선되고, 또한, 비스무트 비율이 3% 이하가 되면 내 크랙성이 더욱 개선되는 점을 이용하여, 금속의 표면상에 내 크랙성이 개선된 제1의 도금층이 형성되고, 또한 상기 도금면상에 개선된 땜납의 습성을 갖는 제2의 도금면이 형성되어 땜납 습성 및 크랙성 양쪽 모두를 달성할 수 있는 신규의 반도체 장치 및 반도체 장치용의 도금방법을 제공함으로서, 종래기술에서의 전술한 문제점을 해결하는데 있다.Therefore, the object of the present invention is that the crack resistance is further improved when the bismuth ratio is 5% or more, and the crack resistance is further improved when the bismuth ratio is 3% or less. A novel semiconductor device and semiconductor in which a first plating layer having improved properties is formed, and a second plating surface having improved solder wettability is formed on the plating surface to achieve both solder wettability and cracking property. By providing a plating method for an apparatus, the above-mentioned problem in the prior art is solved.

상기의 목적을 달성하기 위해서, 본 발명은 이하의 기본적인 기술 구성을 채용하고 있다.In order to achieve the above object, the present invention employs the following basic technical configuration.

즉, 본 발명의 제 1의 특징은 리드 프레임의 표면상에 주석-비스무트가 도금된 반도체 장치로서, 상기 리드 프레임의 표면상에 제1의 주석-비스무트 합금 도금층이 형성되고, 상기 도금면층상에 제2의 주석-비스무트 합금 도금층이 형성되고, 상기 제1 및 제2의 주석-비스무트 합금 도금층에서의 비스무트 조성비는 서로 다르게 되어 있다.That is, a first feature of the present invention is a semiconductor device in which tin-bismuth is plated on the surface of a lead frame, wherein a first tin-bismuth alloy plating layer is formed on the surface of the lead frame, and on the plating surface layer. A second tin-bismuth alloy plating layer is formed, and bismuth composition ratios in the first and second tin-bismuth alloy plating layers are different from each other.

본 발명의 제2의 특징은 외부 리드의 표면상에 주석-비스무트 합금이 도금된 반도체 장치로서, 상기 외부 리드의 표면상에 제1의 주석-비스무트 합금 도금층이 형성되고, 상기 도금면상에 제2의 주석-비스무트 합금 도금층이 형성되고, 상기 제1 및 제2의 주석-비스무트 합금 도금층에서의 비스무트의 조성비는 서로 다르게 되어 있다.A second aspect of the invention is a semiconductor device in which a tin-bismuth alloy is plated on the surface of an outer lead, wherein a first tin-bismuth alloy plating layer is formed on the surface of the outer lead, and a second on the plating surface. The tin-bismuth alloy plating layer is formed, and the composition ratios of bismuth in the first and second tin-bismuth alloy plating layers are different from each other.

본 발명의 제3의 특징에 있어서, 상기 제2의 주석-비스무트 합금 도금층의 비스무트의 조성비는 상기 제1의 주석-비스무트 합금 도금층의 비스무트의 조성비보다 크게 되어 있다.In the third aspect of the present invention, the composition ratio of bismuth in the second tin-bismuth alloy plating layer is larger than the composition ratio of bismuth in the first tin-bismuth alloy plating layer.

본 발명의 제4의 특징에 있어서, 상기 제1의 주석-비스무트 합금 도금층의 막 두께와 상기 제2의 주석-비스무트 합금 도금층의 막 두께가 거의 같게 되어 있다.In the fourth aspect of the present invention, the film thickness of the first tin-bismuth alloy plating layer and the film thickness of the second tin-bismuth alloy plating layer are substantially the same.

본 발명의 제5의 특징은 리드 프레임의 표면상에 주석-비스무트 합금이 도금된 반도체 장치에서의 도금방법으로서, 상기 방법은 제1의 비스무트 조성비를 갖는 제1의 주석-비스무트 도금층을 형성하기 위해서, 제1의 소정의 전류밀도로 상기 리드 프레임을 도금하는 제1의 단계와, 제2의 비스무트 조성비를 갖는 제2의 주석-비스무트 도금층을 형성하기 위해서, 제2의 소정의 전류밀도로 상기 제1의 도금층를 도금하는 제2의 단계를 포함하고 있다.A fifth aspect of the present invention is a plating method in a semiconductor device in which a tin-bismuth alloy is plated on a surface of a lead frame, the method for forming a first tin-bismuth plating layer having a first bismuth composition ratio. A first step of plating the lead frame at a first predetermined current density and a second tin-bismuth plating layer having a second bismuth composition ratio to form the second tin-bismuth plating layer at a second predetermined current density. A second step of plating the plating layer of 1 is included.

도 1은 본 발명에 따른 반도체 장치의 외부 리드의 단면도.1 is a cross-sectional view of an external lead of a semiconductor device according to the present invention.

도 2는 본 발명에 따른 도금방법의 플로우 챠트.2 is a flow chart of the plating method according to the present invention.

도 3은 종래의 반도체 장치의 외부 리드의 단면도.3 is a cross-sectional view of an external lead of a conventional semiconductor device.

이하, 본 발명에 따른 반도체 장치 및 반도체 장치에 대한 도금 방법의 실시예가 첨부된 도면을 참조하여 상세히 기술될 것이다.Hereinafter, embodiments of the semiconductor device and the plating method for the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반도체 장치의 제1의 실시예를 도시하는 것으로서, 상기 도면은 외부 리드의 표면상에 주석-비스무트 합금 도금이 행해진 반도체 장치를 도시하고 있고, 상기 외부 리드(1)의 표면상에 제1의 주석-비스무트 합금 도금층(2)이 형성되고, 상기 도금층(2)상에 제2의 주석-비스무트 합금 도금층(3)이 형성되고, 상기 제1의 주석-비스무트 합금 도금층(2)의 비스무트의 조성비와 제2의 주석-비스무트 합금 도금층(3)의 비스무트의 조성비는 다르게 되어 있다.Fig. 1 shows a first embodiment of a semiconductor device according to the present invention, which shows a semiconductor device in which tin-bismuth alloy plating is performed on the surface of an external lead. A first tin-bismuth alloy plating layer 2 is formed on the surface, a second tin-bismuth alloy plating layer 3 is formed on the plating layer 2, and the first tin-bismuth alloy plating layer ( The composition ratio of bismuth in 2) and the bismuth in the second tin-bismuth alloy plating layer 3 are different.

이하, 본 발명의 제1의 실시예가 보다 상세히 도시될 것이다.Hereinafter, a first embodiment of the present invention will be shown in more detail.

본 발명에서의 외부 리드는 도 1에 도시된 바와 같이, 2층의 도금층으로 되어 있고, 상기 2층은 주석-비스무트 도금이지만, 조성비에 있어서는 내부의 도금층(2)과 외부의 도금층(3)의 조성비가 다르게 되어 있다. 내부의 도금층(2)은 두께가 5㎛이고, 주석의 비는 2 내지 3%이고, 외부의 도금층(3)은 두께가 5㎛이고 주석의 비는 5 내지 6%이다.As shown in FIG. 1, the outer lead of the present invention is a two-layer plating layer, and the two layers are tin-bismuth plating, but the composition ratio of the inner plating layer 2 and the outer plating layer 3 in the composition ratio. The composition ratio is different. The inner plating layer 2 has a thickness of 5 mu m, the ratio of tin is 2 to 3%, the outer plating layer 3 has a thickness of 5 mu m and the ratio of tin is 5 to 6%.

상기와 같은 도금을 행하기 위해서, 두개의 도금 탱크(tank)가 준비된다. 내부의 도금층(2)을 형성하기 위해서, 제1의 도금 탱크의 도금액이 사용되고, 외부의도금층(3)을 형성하기 위해서, 제2의 도금 탱크의 도금액이 사용되고, 탱크 각각의 도금액의 금속 이온농도는 서로 다르도록 조정히 된다.In order to perform the plating as described above, two plating tanks are prepared. In order to form the inner plating layer 2, the plating liquid of the first plating tank is used, and in order to form the outer plating layer 3, the plating liquid of the second plating tank is used, and the metal ion concentration of each plating liquid of the tank is used. Are adjusted to be different.

외부의 도금층(3)이 습성에 영향을 주기 때문에, 외부의 도금층(3)의 비스무트의 비를 높게 하면 좋다. 본 실시예에서, 외부의 도금층(3)의 비스무트 비는 도금액의 금속 이온농도를 조정함으로써 종래의 비율인 3 내지 5% 보다 높은 5 내지 6%로 되어 종래의 습성보다 양호한 습성을 달성한다.Since the external plating layer 3 affects the wettability, the ratio of bismuth of the external plating layer 3 may be increased. In this embodiment, the bismuth ratio of the outer plating layer 3 becomes 5 to 6% higher than the conventional ratio of 3 to 5% by adjusting the metal ion concentration of the plating liquid, thereby achieving better wetness than the conventional wetness.

상기 실시예에서, 외부의 도금층(3)에서의 비스무트 비는 종래의 3 내지 5% 보다 높은 5 내지 6%로 되기 때문에, 종래 보다 크랙이 발생할 가능성이 높다. 그러나, 내부의 도금층(2)의 비스무트 비는 종래의 3 내지 5% 보다 낮은 2 내지 3% 이기 때문에, 크랙에 대한 내성이 향상되고 크랙은 거의 발생하지 않게 되어 리드의 소재가 노출되지 않는다.In the above embodiment, since the bismuth ratio in the outer plating layer 3 becomes 5 to 6%, which is higher than the conventional 3 to 5%, cracks are more likely to occur than before. However, since the bismuth ratio of the inner plating layer 2 is 2 to 3% lower than the conventional 3 to 5%, resistance to cracks is improved and cracks hardly occur so that the material of the lead is not exposed.

도 2는 본 발명의 제2의 실시예에 따른 반도체 장치의 도금 방법의 공정을 도시하는 도면이다. 도 2는 리드 프레임의 표면상에 주석-비스무트 합금이 도금된 반도체 장치의 도금 방법을 도시하는 것으로서, 상기 방법은 제1의 비스무트 조성비를 갖는 제1의 주석-비스무트 도금층(2)을 형성하기 위해서 제1의 소정의 전류밀도로 상기 리드 프레임을 도금하는 제1의 단계(S1)와, 제2의 비스무트 조성비를 갖는 제2의 주석-비스무트 도금층(3)을 형성하기 위해서 제2의 소정의 전류밀도로 상기 제1의 도금층(2)의 표면을 도금하는 제2의 단계(S2)를 포함하고 있다.2 is a diagram showing a process of a plating method of a semiconductor device according to the second embodiment of the present invention. FIG. 2 shows a plating method of a semiconductor device in which a tin-bismuth alloy is plated on the surface of a lead frame, which method is used to form a first tin-bismuth plating layer 2 having a first bismuth composition ratio. A first predetermined step (S1) of plating the lead frame at a first predetermined current density, and a second predetermined current to form a second tin-bismuth plating layer 3 having a second bismuth composition ratio A second step S2 of plating the surface of the first plating layer 2 at a density is included.

이하, 제2의 실시예가 더욱 상세히 기술될 것이다.In the following, the second embodiment will be described in more detail.

상기 제1의 실시예에서, 내부의 도금층 및 외부의 도금층에 대한 2개의 탱크가 필요하기 때문에, 넓은 작업 공간을 필요로 한다는 결점이 있다. 더구나, 종래의 도금 설비에 신규로 탱크가 추가되면 대규모인 개조공사가 필요해 진다. 그러나, 본 발명의 상기 실시예는 상기의 문제를 해결해 준다.In the first embodiment, since two tanks for the inner plating layer and the outer plating layer are required, there is a drawback that a large working space is required. Moreover, when a tank is newly added to a conventional plating facility, a large scale renovation work is required. However, this embodiment of the present invention solves the above problem.

즉, 본 발명은 하나의 도금 탱크에서 전류밀도가 변화하는 방법을 사용한다. 전류 밀도값에 대한 석출율(deposition rate)은 금속에 따라 다르다. 따라서, 도금 공정중에 전류 밀도값을 변화시킴으로써, 도금 조성비를 변화시키는 것이 가능하다. 실제의 값은 도금용액마다 다르기 때문에, 경향(trend)을 확정할 필요가 있다. 상기 실시예에서, 이하의 평가 데이터가 얻어진다.That is, the present invention uses a method of changing the current density in one plating tank. The deposition rate for the current density value depends on the metal. Therefore, by changing the current density value during the plating process, it is possible to change the plating composition ratio. Since the actual value differs for each plating solution, it is necessary to determine a trend. In this embodiment, the following evaluation data is obtained.

전류밀도가 3A/dm2인 경우에, 비스무트는 2.6%If the current density is 3A / dm 2 , bismuth is 2.6%

전류밀도가 1A/dm2인 경우에, 비스무트는 5.5%If the current density is 1A / dm 2 , bismuth is 5.5%

즉, 전류밀도 3A/dm2로 전류가 흐르게 함으로써, 막 두께가 5㎛인 제1의 도금층이 형성된다. 그 후, 전류밀도를 1A/dm2로 바꿈으로써 막 두께가 5㎛인 제2의 도금층이 형성되어 도 1에 도시된 외부리드와 같은 구성이 얻어진다.That is, the first plating layer having a film thickness of 5 µm is formed by allowing a current to flow at a current density of 3 A / dm 2 . Thereafter, by changing the current density to 1 A / dm 2 , a second plating layer having a film thickness of 5 μm is formed to obtain a configuration similar to that of the external lead shown in FIG. 1.

상기 제2의 실시예에서, 단지 하나의 도금 탱그가 사용되므로, 생산 라인의 축소화가 이루어진다. 다른 장접은 이미 설치되어 있는 도금 장치를 개조하지 않고 전류값을 제어하는 소프트웨어(software)를 변경함으로써 상기 방법이 달성된다는 점이다.In the second embodiment, only one plating tank is used, so that downsizing of the production line is achieved. Another view is that the method is achieved by changing the software that controls the current value without modifying the plating apparatus already installed.

전술한 제1 및 제2의 실시예는 반도체 장치의 외부 리드에 도금이 실행되는경우에 대해 기술되었지만, 본 발명은 리드 프레임이 도금되는 경우에도 적용될 수 있다는 점을 용이하게 이해할 수 있을 것이다.Although the above-described first and second embodiments have been described in the case where plating is performed on the external leads of the semiconductor device, it will be readily understood that the present invention can be applied even when the lead frame is plated.

본 발명에 따른 반도체 장치와 그 도금 방법에 있어서, 금속의 표면상에 내 크랙성이 개선된 제1의 도금층을 형성하고, 땜납 습성이 개선된 제2의 도금층이 상기 도금층상에 형성되어 땜납 습성 및 내 크랙성 양쪽 모두를 개선할 수 있다.In the semiconductor device and the plating method thereof according to the present invention, a first plating layer having improved crack resistance is formed on a surface of a metal, and a second plating layer having improved solder wettability is formed on the plating layer to provide solder wettability. And both crack resistance can be improved.

Claims (10)

리드 프레임의 표면상에 주석-비스무트 합금이 도금된 반도체 장치에 있어서,In a semiconductor device in which a tin-bismuth alloy is plated on the surface of a lead frame, 상기 리드 프레임의 표면상에 제1의 주석-비스무트 합금 도금층이 형성되고, 상기 도금층상에 제2의 주석-비스무트 합금 도금층이 형성되고, 상기 제1의 주석-비스무트 합금 도금층의 비스무트의 조성비와 제2의 주석-비스무트 합금 도금층의 비스무트의 조성비가 서로 다른 것을 특징으로 하는 반도체 장치.A first tin-bismuth alloy plating layer is formed on the surface of the lead frame, a second tin-bismuth alloy plating layer is formed on the plating layer, and a composition ratio of bismuth of the first tin-bismuth alloy plating layer The composition of bismuth of the tin-bismuth alloy plating layer of 2 differs from each other, The semiconductor device characterized by the above-mentioned. 제 1항에 있어서,The method of claim 1, 상기 제2의 주석-비스무트 합금 도금층의 비스무트의 조성비는 상기 제1의 주석-비스무트 합금 도금층의 비스무트의 조성비 보다 큰 것을 특징으로 하는 반도체 장치.The composition ratio of bismuth of a said 2nd tin-bismuth alloy plating layer is larger than the composition ratio of bismuth of a said 1st tin-bismuth alloy plating layer. 제 1항에 있어서,The method of claim 1, 상기 제1의 주석-비스무트 합금 도금층의 막 두께와 상기 제2의 주석-비스무트 합금 도금층의 막 두께가 거의 같은 것을 특징으로 하는 반도체 장치.A film thickness of the first tin-bismuth alloy plating layer and a film thickness of the second tin-bismuth alloy plating layer are substantially the same. 외부 리드의 표면상에 주석-비스무트 합금이 도금된 반도체 장치에 있어서, 상기 외부 리드의 표면상에 제1의 주석-비스무트 합금 도금층을 형성하고, 상기 도금층상에 제2의 주석-비스무트 합금 도금층이 형성되고, 상기 제1의 주석-비스무트 합금 도금층의 비스무트의 조성비와 제2의 주석-비스무트 합금 도금층의 비스무트의 조성비는 서로 다른 것을 특징으로 하는 반도체 장치.A semiconductor device in which a tin-bismuth alloy is plated on a surface of an outer lead, wherein a first tin-bismuth alloy plating layer is formed on a surface of the outer lead, and a second tin-bismuth alloy plating layer is formed on the plating layer. And a composition ratio of bismuth in the first tin-bismuth alloy plating layer and a composition ratio of bismuth in the second tin-bismuth alloy plating layer are different from each other. 제 4항에 있어서,The method of claim 4, wherein 상기 제2의 주석-비스무트 합금 도금층의 비스무트의 조성비는 상기 제1의 주석-비스무트 합금 도금층의 비스무트의 조성비 보다 큰 것을 특징으로 하는 반도체 장치.The composition ratio of bismuth of a said 2nd tin-bismuth alloy plating layer is larger than the composition ratio of bismuth of a said 1st tin-bismuth alloy plating layer. 제 4항에 있어서,The method of claim 4, wherein 상기 제1의 주석-비스무트 합금 도금층의 막 두께와 상기 제2의 주석-비스무트 합금 도금층의 막 두께 거의 같은 것을 특징으로 하는 반도체 장치.A film thickness of the first tin-bismuth alloy plating layer is approximately equal to a film thickness of the second tin-bismuth alloy plating layer. 리드 프레임의 표면이 주석-비스무트 합금으로 도금되는 반도체 장치의 도금 방법에 있어서,In the plating method of a semiconductor device, in which the surface of a lead frame is plated with a tin-bismuth alloy, 제1의 비스무트 조성비를 갖는 제1의 주석-비스무트 도금층을 형성하기 위해, 제1의 소정의 전류밀도로 상기 리드 프레임을 도금하는 제1의 단계와,A first step of plating the lead frame at a first predetermined current density to form a first tin-bismuth plating layer having a first bismuth composition ratio; 상기 제1의 비스무트의 조성비와 다른 제2의 조성비를 갖는 제2의 주석-비스무트 도금층를 형성하기 위해, 제2의 소정의 전류밀도로 상기 제1의 도금층상에 도금을 행하는 제2의 단계를 포함하는 것을 특징으로 하는 반도체 장치의 도금방법.A second step of plating on the first plating layer at a second predetermined current density to form a second tin-bismuth plating layer having a second composition ratio different from the composition ratio of the first bismuth Plating method for a semiconductor device, characterized in that. 제 7항에 있어서,The method of claim 7, wherein 상기 제2의 주석-비스무트 합금 도금층의 비스무트 조성비는 상기 제1의 주석-비스무트 합금 도금층의 비스무트의 조성비 보다 큰 것을 특징으로 하는 반도체 장치의 도금방법.The bismuth composition ratio of the said 2nd tin-bismuth alloy plating layer is larger than the bismuth composition ratio of the said 1st tin-bismuth alloy plating layer, The plating method of the semiconductor device characterized by the above-mentioned. 외부 리드의 표면이 주석-비스무트로 도금되는 반도체 장치의 도금방법에 있어서,In the plating method of a semiconductor device in which the surface of an external lead is plated with tin-bismuth, 제1의 비스무트 조성비를 갖는 제1의 주석-비스무트 도금층을 형성하기 위해서, 제1의 소정의 전류밀도로 상기 외부 리드를 도금하는 제1의 단계와,A first step of plating the external lead at a first predetermined current density to form a first tin-bismuth plating layer having a first bismuth composition ratio; 상기 제1의 비스무트 조성비와 다른 제2의 조성비를 갖는 제2의 주석-비스부트 도금층를 형성하기 위해서, 제2의 소정의 전류밀도로 상기 제1의 도금층상에 도금을 행하는 제2의 단계를 포함하는 것을 특징으로 하는 반도체 장치의 도금방법.A second step of plating on the first plating layer at a second predetermined current density to form a second tin-bisbut plating layer having a second composition ratio different from the first bismuth composition ratio Plating method for a semiconductor device, characterized in that. 제 9항에 있어서,The method of claim 9, 상기 제2의 주석-비스무트 합금 도금층의 비스무트 조성비는 상기 제1의 주석-비스무트 합금 도금층의 비스무트의 조성비 보다 큰 것을 특징으로 하는 반도체 장치의 도금방법.The bismuth composition ratio of the said 2nd tin-bismuth alloy plating layer is larger than the bismuth composition ratio of the said 1st tin-bismuth alloy plating layer, The plating method of the semiconductor device characterized by the above-mentioned.
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