KR100337454B1 - Circuit Tape for Semiconductor Package - Google Patents
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Abstract
본 발명은 반도체패키지용 써킷테이프에 관한 것으로, 대형 써킷테이프의 보잉(Bowing) 현상을 방지하기 위해, 절연체로서 대략 평판형의 폴리이미드층과; 상기 폴리이미드층의 중앙부분에 다수의 유닛이 집합되어 대략 웨이퍼 형상으로 형성된 회로패턴영역과; 상기 폴리이미드층상의 회로패턴영역 외주연에 소정 거리 이격되어 형성됨으로써 상기 회로패턴영역의 외주연중 일정 부분은 폴리이미드층만으로 이루어진 보잉방지부를 갖도록 하는 도전체박막과; 상기 폴리이미드층상의 회로패턴영역의 외주연에서 연장되어 상기 보잉방지부를 통과하여 도전체박막에까지 연장된 다수의 타이바와; 상기 회로패턴영역, 도전체박막 및 타이바의 상면에 코팅된 커버코오트를 포함하여 이루어짐으로써, 상기 보잉방지부를 통하여 전체적인 휨현상을 방지하도록 한 것을 특징으로 하는 반도체패키지용 써킷테이프.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit tape for semiconductor packages, comprising: a substantially flat polyimide layer as an insulator, in order to prevent bowing of a large circuit tape; A circuit pattern region in which a plurality of units are assembled in a central portion of the polyimide layer and formed in a substantially wafer shape; A conductor thin film formed to be spaced apart from the outer circumferential edge of the circuit pattern region on the polyimide layer so that a predetermined portion of the outer circumferential edge of the circuit pattern region has a bowing prevention portion formed of only a polyimide layer; A plurality of tie bars extending from an outer periphery of the circuit pattern region on the polyimide layer and passing through the anti-bowing portion to the conductor thin film; And a cover coat coated on the upper surface of the circuit pattern region, the conductor thin film, and the tie bar, thereby preventing the entire warping phenomenon through the anti-bowing circuit.
Description
본 발명은 반도체패키지용 써킷테이프에 관한 것으로, 보다 상세하게 설명하면 써킷테이프의 보잉(Bowing) 현상을 방지 및 억제할 수 있는 써킷테이프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit tape for semiconductor packages. More particularly, the present invention relates to a circuit tape that can prevent and suppress a bowing phenomenon of the circuit tape.
일반적으로 최근의 반도체패키지는 전자 제품, 통신 기기, 컴퓨터등 반도체패키지가 실장되는 전자 제품들이 소형화되어 가고 있는 추세에 따라 반도체패키지의 크기를 기능의 저하없이 소형화시키고, 고다핀을 구현하면서 경박단소화하고자 하는 새로운 형태로 발전하고 있다.In general, in recent years, the semiconductor package has been miniaturized in electronic products such as electronic products, communication devices, computers, etc., and the size of the semiconductor package is miniaturized without degrading the function, and the light and small size is reduced. It is evolving into a new form.
이러한 반도체패키지는 그 크기를 반도체칩의 크기와 비슷한 크기로 형성함은 물론, 그 제조 방법에 있어서도 다수의 반도체칩이 형성되어 있는 웨이퍼상에 다수의 회로패턴영역이 형성되어 있는 써킷테이프를 접착테이프를 개재하여 직접 접착시킨 채, 웨이퍼상에서 와이어본딩, 인캡슐레이션 및 솔더볼 융착을 마친 후, 마지막 단계에서 상기 웨이퍼를 각각의 반도체칩으로 절단하여 독립된 반도체패키지로 제조하기에 이르고 있다.Such a semiconductor package not only forms a size similar to that of a semiconductor chip, but also in the manufacturing method, a circuit tape having a plurality of circuit pattern regions formed on a wafer on which a plurality of semiconductor chips are formed is adhesive tape. After direct bonding through the wire bonding, encapsulation and solder ball fusion on the wafer, the wafer is cut into individual semiconductor chips in the last step to produce an independent semiconductor package.
상기한 반도체패키지에 이용되는 종래의 써킷테이프를 도1a내지 도1c에 도시하였다.A conventional circuit tape used in the above semiconductor package is shown in Figs. 1A to 1C.
도1a는 써킷테이프(CT)의 전체적인 양태를 도시한 평면도이고, 도1b는 도1a의 A부분을 확대한 것으로 써킷테이프(CT)의 한 회로패턴영역(4)을 도시한 평면도이며, 도1c는 도1b의 B-B'선을 도시한 단면도이다.FIG. 1A is a plan view showing an overall aspect of the circuit tape CT. FIG. 1B is an enlarged view of part A of FIG. 1A, and is a plan view showing a circuit pattern region 4 of the circuit tape CT. Is a cross-sectional view taken along the line BB ′ of FIG. 1B.
먼저 상기 써킷테이프(CT)의 한 회로패턴영역(4)을 기준으로 그 층구조 및 평면적인 양태를 설명하면, 도1b 및 도1c에 도시된 바와 같이 써킷테이프(CT)는 통상 다층으로 형성되어 있는데, 제일 하부에 절연체로서 폴리이미드층(2)이 형성되어 있고, 상기 폴리이미드층(2) 상부에는 차후에 반도체칩과 연결되는 본드핑거(5a) 및 이에 연장되는 회로패턴(5)이 미세하고 복잡하게 구리(Cu)로 형성되어 있으며, 상기 회로패턴(5)에 연결되어서는 차후에 솔더볼이 융착될 수 있도록 금(Au) 및 니켈(Ni) 등이 도금되어 솔더볼랜드(6)가 형성되어 있고, 상기 솔더볼랜드(6) 및 본드핑거(5a)가 위치되는 본드핑거영역(5b)을 제외한 회로패턴(5)의 상부에는 상기 회로패턴(5)을 외부의 환경으로부터 보호하기 위해 절연체인 커버코오트(12)가 코팅되어 있다.First, the layer structure and planar aspect of the circuit tape CT of the circuit tape CT will be described. As shown in FIGS. 1B and 1C, the circuit tape CT is usually formed in a multilayer. The polyimide layer 2 is formed at the bottom of the polyimide layer as an insulator, and the bond finger 5a connected to the semiconductor chip and the circuit pattern 5 extending therefrom are finely formed on the polyimide layer 2. It is complexly formed of copper (Cu), and is connected to the circuit pattern (5) is plated with gold (Au) and nickel (Ni) so that the solder ball can be fused in the future solder ball land (6) is formed Cover cover, which is an insulator, to protect the circuit pattern 5 from an external environment on the upper part of the circuit pattern 5 except for the bond finger region 5b where the solder ball lands 6 and the bond finger 5a are positioned. The haute 12 is coated.
도면중 미설명 부호 3은 다수의 회로패턴(5)들을 동시에 전해도금하기 위한 버스라인이고, 10은 반도체패키지의 제조공정중 상기 버스라인(3)을 포함하여 절단되는 영역으로써 반도체칩의 입출력패드와 본드핑거(5a)를 전기적으로 연결시킬 수 있도록 하는 관통부이다.In the drawing, reference numeral 3 denotes a bus line for simultaneously electroplating a plurality of circuit patterns 5, and 10 denotes a region cut along the bus line 3 during the manufacturing process of the semiconductor package. And a penetrating portion to electrically connect the bond finger 5a.
이러한 다수의 회로패턴영역(4)이 집합되어 도1a에 도시된 바와 같이 대략 웨이퍼 형태와 비슷한 써킷테이프(CT)를 형성하게 되며, 상기 회로패턴영역(4)의 외주연에는 도전체박막(14)이 넓게 형성되어 있으며, 상기 도전체박막(14)의 상면 역시 커버코오트(12)가 코팅되어 있다. 상기 각각의 회로패턴영역(4)들은 차후에 웨이퍼에 형성된 각각의 반도체칩과 함께 한 유닛으로 절단되며, 회로패턴영역(4) 외주연의 도전체박막(14)을 포함하는 커버코오트(12)도 제거된다.As shown in FIG. 1A, a plurality of circuit pattern regions 4 are collected to form a circuit tape CT similar to a wafer shape, and a conductor thin film 14 is formed on the outer circumference of the circuit pattern region 4. ) Is broadly formed, and the top surface of the conductor thin film 14 is also coated with a cover coat (12). Each of the circuit pattern regions 4 is subsequently cut into a unit together with each semiconductor chip formed on the wafer, and includes a cover coat 12 including a conductor thin film 14 of the outer circumference of the circuit pattern region 4. Is also removed.
여기서 상기 회로패턴(5)과 도전체박막(14)의 차이점을 간단히 설명하면, 써킷테이프(CT)에서 웨이퍼와 접착되는 부분의 도전체는 회로패턴(5)으로 정의하고, 웨이퍼와 접착되지 않는 부분의 도전체는 도전체박막(14)으로 정의하기로 한다.Here, the difference between the circuit pattern 5 and the conductor thin film 14 will be briefly described. The conductor of the portion of the circuit tape CT bonded to the wafer is defined as the circuit pattern 5 and is not bonded to the wafer. The conductor of the portion will be defined as the conductor thin film 14.
한편, 이와 같은 구조를 하는 써킷테이프(CT)는 소정의 장비에 의해 웨이퍼 상부에 접착테이프가 개재된채 접착되는데, 이때 상기 써킷테이프(CT)의 층구조로 인하여 몇가지 문제가 발생한다.On the other hand, the circuit tape CT having such a structure is bonded with the adhesive tape interposed on the wafer by a predetermined equipment, at this time some problems occur due to the layer structure of the circuit tape (CT).
즉, 상기 써킷테이프(CT)의 층구조는 폴리이미드층(2), 회로패턴영역(4)(도전체박막(14)) 및 커버코오트(12) 등으로 이루어져 있는데, 상기 3(또는 4)층의 물질은 모두 열팽창계수가 상이함으로써, 열 공정후 상온에 상기 써킷테이프(CT)가 놓여질 경우 쉽게 휘는 현상(Bowing)이 발생한다. 특히, 이와 같은 현상은 상기 써킷테이프(CT)의 가장 자리에 넓은 면적으로 도전체박막(14)이 형성되어 있고, 상,하층으로는 폴리이미드층(2) 및 커버코오트(12)가 완전히 뒤덮고 있음으로써, 상기 보잉현상이 가장 심하게 발생한다.That is, the circuit structure of the circuit tape CT includes a polyimide layer 2, a circuit pattern region 4 (conductor thin film 14), a cover coat 12, and the like. Since all of the materials of the) layer have different thermal expansion coefficients, bowing easily occurs when the circuit tape CT is placed at room temperature after the thermal process. In particular, such a phenomenon is that the conductor thin film 14 is formed in a wide area at the edge of the circuit tape CT, and the upper and lower layers of the polyimide layer 2 and the cover coat 12 are completely formed. By covering, the bowing phenomenon occurs most severely.
따라서, 반도체패키지의 제조 작업중, 상기 써킷테이프(CT)를 소정의 장비를 이용하여 평평한 상태로 흡착하는 작업이 매우 어려우며, 또한 웨이퍼 상에 상기 써킷테이프(CT)를 평평한 상태로 접착하기도 곤란한 문제점이 있다.Therefore, during the manufacturing work of the semiconductor package, it is very difficult to adsorb the circuit tape CT in a flat state by using a predetermined equipment, and it is also difficult to adhere the circuit tape CT on the wafer in a flat state. have.
본 발명은 상기와 같은 문제를 해결하기 위해 발명한 것으로, 써킷테이프의 보잉 현상을 방지할 수 있는 반도체패키지용 써킷테이프를 제공하는데 있다.The present invention has been made to solve the above problems, and to provide a circuit package for a semiconductor package that can prevent the bowing phenomenon of the circuit tape.
도1a는 반도체패키지용 써킷테이프를 도시한 평면도이고, 도1b는 도1a의 A부분에 대한 확대 평면도이며, 도1c는 도1a의 B-B'를 도시한 단면도이다.FIG. 1A is a plan view showing a circuit tape for a semiconductor package, FIG. 1B is an enlarged plan view of a portion A of FIG. 1A, and FIG. 1C is a cross-sectional view of BB 'of FIG. 1A.
도2a 및 도2b는 본 발명의 제1실시예를 도시한 평면도 및 단면도이다.2A and 2B are a plan view and a sectional view showing the first embodiment of the present invention.
도3a 및 도3b는 본 발명의 제2실시예를 도시한 평면도 및 단면도이다.3A and 3B are a plan view and a sectional view showing a second embodiment of the present invention.
도4a 및 도4b는 본 발명에 제3실시예를 도시한 평면도 및 단면도이다.4A and 4B are a plan view and a sectional view showing a third embodiment of the present invention.
도5a 및 도5b는 본 발명에 제4실시예를 도시한 평면도 및 단면도이다.5A and 5B are a plan view and a sectional view showing a fourth embodiment of the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
CT1,CT2,CT3,CT4 ; 써킷테이프 2 ; 폴리이미드층CT1, CT2, CT3, CT4; Circuit tape 2; Polyimide layer
3 ; 버스라인 4 ; 회로패턴영역3; Busline 4; Circuit pattern area
5 ; 회로패턴 5a ; 본드핑거5; Circuit pattern 5a; Bondfinger
5b ; 본드핑거영역 6 ; 솔더볼랜드5b; Bond finger region 6; Solder Borland
10 ; 관통부 12 ; 커버코오트10; Penetration 12; Cover coat
14 ; 도전체박막 16 ; 보잉방지부14; Conductor thin film 16; Anti-boeing
18 ; 타이바 20 ; 보잉방지용도금부18; Tie bar 20; Anti-Boeing Plating
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 써킷테이프는 대략 사각판 형상의 폴리이미드층과; 상기 폴리이미드층의 중앙부분에 다수의 유닛이 집합되어 대략 웨이퍼 형상으로 형성된 회로패턴영역과; 상기 폴리이미드층상의 회로패턴영역 외주연에 소정 거리 이격되어 형성됨으로써 상기 회로패턴영역의 외주연중 일정 부분은 폴리이미드층만으로 이루어진 보잉방지부를 갖도록 하는 도전체박막과; 상기 폴리이미드층상의 회로패턴영역의 외주연에서 연장되어 상기 보잉방지부를 통과하여 도전체박막에까지 연장된 다수의 타이바와; 상기 회로패턴영역, 도전체박막 및 타이바의 상면에 코팅된 커버코오트를 포함하여 이루어짐으로써, 상기 보잉방지부를 통하여 전체적인 휨현상을 방지하도록 한 것을 특징으로 한다.In order to achieve the above object, a circuit tape of a semiconductor package according to the present invention comprises a polyimide layer having a substantially rectangular plate shape; A circuit pattern region in which a plurality of units are assembled in a central portion of the polyimide layer and formed in a substantially wafer shape; A conductor thin film formed to be spaced apart from the outer circumferential edge of the circuit pattern region on the polyimide layer so that a predetermined portion of the outer circumferential edge of the circuit pattern region has a bowing prevention portion formed of only a polyimide layer; A plurality of tie bars extending from an outer periphery of the circuit pattern region on the polyimide layer and passing through the anti-bowing portion to the conductor thin film; The cover pattern is coated on the upper surface of the circuit pattern region, the conductor thin film and the tie bar, characterized in that to prevent the overall bending phenomenon through the anti-bowing portion.
여기서, 상기 보잉방지부는 회로패턴영역의 외주연에 대략 웨이퍼 모양의 링 형태로 형성할 수 있다.Here, the anti-bowing portion may be formed in a ring shape of a wafer shape on the outer circumference of the circuit pattern region.
또한, 상기 도전체박막은 폴리이미드층상의 가장자리에서 대략 사각링 형태로 형성할 수 있다.In addition, the conductor thin film may be formed in a substantially rectangular ring shape at the edge on the polyimide layer.
한편, 상기 타이바는 회로패턴영역의 가장 자리로서 서로 대칭되는 4부분에서 외부로 연장시켜 도전체박막에 연결시킬 수 있다.On the other hand, the tie bar can be connected to the conductor thin film by extending outward from the four parts symmetrical with each other as the edge of the circuit pattern region.
마지막으로, 상기 폴리이미드층만으로 이루어진 보잉방지부 외주연의 도전체박막상에는 금 및 니켈로 도금된 대략 돗트형의 보잉방지용도금부를 다수개 형성시킬수 있다.Finally, a plurality of substantially dot-type anti-bowing plating portions plated with gold and nickel may be formed on the conductor thin film on the outer circumference of the anti-bowing portion made of only the polyimide layer.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바림직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하며, 종래 기술과 중복된 내용은 그 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The description is omitted.
도2a 및 도2b는 본 발명의 제1실시예에 의한 써킷테이프(CT1)를 도시한 평면도 및 단면도이다.2A and 2B are a plan view and a cross-sectional view showing the circuit tape CT1 according to the first embodiment of the present invention.
도시된 바와 같이 절연체의 대략 사각판 형상으로 최저면 전체에는 폴리이미드층(2)이 형성되어 있으며, 상기 사각판 형상의 폴리이미드층(2) 중앙부에는 다수개가 집합되어 대략 웨이퍼 형상을 하도록 다수의 도전성 회로패턴영역(4)이 형성되어 있다.As shown in the figure, a polyimide layer 2 is formed on the entire bottom surface of the insulator in the shape of a substantially square plate, and a plurality of square plate-shaped polyimide layers 2 are gathered to form a substantially wafer shape. The conductive circuit pattern region 4 is formed.
상기 폴리이미드층(2)상의 회로패턴영역(4) 외주연에는 일정 거리 이격되어 도전체박막(14)이 넓게 형성되어 있고, 이와 같이 하여 상기 회로패턴영역(4)과 도전체박막(14) 사이에는 오직 폴리이미드층(2)만으로 이루어진 보잉방지부(16)가 구비된다.The outer periphery of the circuit pattern region 4 on the polyimide layer 2 is spaced a predetermined distance so that the conductor thin film 14 is formed wide. Thus, the circuit pattern region 4 and the conductor thin film 14 are formed. In between are provided anti-bowing portions 16 composed of only the polyimide layer 2.
상기 보잉방지부(16)는 도시된 바와 같이 회로패턴영역(4)의 외주연에서 대략 웨이퍼 형상을 하는 링형태로 형성되어 있으며, 상기 보잉방지부(16) 또는 단순히 폴리이미드층(2)만으로 이루어진 영역에는 상기 회로패턴영역(4)의 외주연에서 연장되어 도전체박막(14)에 연결되도록 다수의 도전성 타이바(18)가 형성되어 있다.The anti-bowing portion 16 is formed in a ring shape having a substantially wafer shape at the outer circumference of the circuit pattern region 4 as shown, and the anti-bowing portion 16 or simply the polyimide layer 2 only. A plurality of conductive tie bars 18 are formed in the region formed so as to extend from the outer periphery of the circuit pattern region 4 and to be connected to the conductor thin film 14.
이와 같이 다수의 타이바(18)를 구비하는 이유는 제조 공정중 상기 회로패턴영역(4)의 일정부분에 금, 니켈 등을 전기적으로 용이하게 도금하기 위함이다.The reason why the plurality of tie bars 18 are provided is to electrically plate gold, nickel, and the like on a predetermined portion of the circuit pattern region 4 during the manufacturing process.
그리고 상기 회로패턴영역(4), 도전체박막(14) 및 타이바(18)의 상면은 외부로부터의 부식 및 오염을 방지하기 위해 일정두께의 커버코오트(8)가 코팅되어 있다.The top surface of the circuit pattern region 4, the conductor thin film 14, and the tie bar 18 is coated with a cover coat 8 having a predetermined thickness to prevent corrosion and contamination from the outside.
이와 같이 하여 하여 상기 반도체패키지용 써킷테이프(CT1)는 대략 웨이퍼 형상을 하는 다수의 회로패턴영역(4)과 그 외주연의 도전체박막(14) 사이에 오직 폴리이미드층(2)만 존재하는 대략 링 형태의 보잉방지부(16)를 구비함으로써, 이 보잉방지부(16)가 열팽계수차에 의한 써킷테이프(CT1)의 변형력을 흡수하도록 하여, 전체적인 써킷테이프(CT1)의 휨 현상 즉, 보잉현상을 방지할 수 있게 된다.In this way, the circuit tape CT1 for semiconductor packages has only a polyimide layer 2 between the plurality of circuit pattern regions 4 having a substantially wafer shape and the conductor thin film 14 around the outer periphery thereof. By providing the anti-bowing portion 16 in a substantially ring shape, the anti-bowing portion 16 absorbs the deformation force of the circuit tape CT1 due to thermal expansion aberration, so that the overall bending phenomenon of the circuit tape CT1, namely, Boeing can be prevented.
또한 상기와 같이 보잉방지부(16)를 링 형태로 형성함으로써, 차후 상기 써킷테이프(CT1)가 웨이퍼상에 접착된 상태에서 상기 써킷테이프(CT1)의 회로패턴영역(4) 외주연이 컷팅될 때 그 두께가 여타의 부분보다 얇음으로써 컷팅 작업이 용이해지는 장점도 있다.In addition, by forming the anti-bowing portion 16 in the shape of a ring as described above, the outer circumference of the circuit pattern region 4 of the circuit tape CT1 may be cut in the state where the circuit tape CT1 is adhered on the wafer. When the thickness is thinner than other parts, there is an advantage that the cutting operation is easy.
한편, 상기 제1실시예에서 보잉방지부(10)는 폴리이미드층(2)만이 형성되도록 하였으나, 여기에만 한정되지 않으며 대신 커버코오트(8)만이 형성되도록 할 수도 있다. 또한 이러한 것은 제2 내지 제4실시예에도 적용된다.On the other hand, in the first embodiment, the anti-bowing portion 10 is to be formed only the polyimide layer 2, but is not limited to this only may be formed only the cover coat (8). This also applies to the second to fourth embodiments.
도3a 및 도3b는 본 발명의 제2실시예에 의한 써킷테이프(CT2)를 도시한 평면도 및 단면도이고, 도4a 및 도4b는 본 발명의 제3실시예에 의한 써킷테이프(CT3)를 도시한 평면도 및 단면도이며, 도5a 및 도5b는 본 발명의 제4실시예에 의한 써킷테이프(CT4)를 도시한 평면도 및 단면도이다.3A and 3B are a plan view and a cross-sectional view showing the circuit tape CT2 according to the second embodiment of the present invention, and FIGS. 4A and 4B show the circuit tape CT3 according to the third embodiment of the present invention. 5A and 5B are a plan view and a sectional view showing the circuit tape CT4 according to the fourth embodiment of the present invention.
도시된 바와 같이 제2실시예에서는 제1실시예와 다르게 회로패턴영역(4)의 외주연에 위치하는 도전체박막(14)상에 다수의 대략 돗트형의 보잉방지용도금부(20)가 형성되어 있다. 이러한 보잉방지용도금부(20)는 도전체박막(14)상에 금 및 니켈을 도금하여 형성하며, 그 상면에는 커버코오트(12)를 형성시키지 않음으로써 형성된 것이다.As shown, in the second embodiment, unlike the first embodiment, a plurality of substantially dot-type anti-bowing plating parts 20 are formed on the conductor thin film 14 located at the outer circumference of the circuit pattern region 4. It is. The anti-bowing plating part 20 is formed by plating gold and nickel on the conductor thin film 14, and is formed by not forming the cover coat 12 on the upper surface.
이와 같은 다수의 보잉방지용도금부(20) 역시 열팽창계수차에 의한 써킷테이프(CT2)의 변형력을 흡수함으로써, 전체적인 써킷테이프(CT2)의 휨현상을 방지하며, 부수적으로 상기와 같은 보잉방지용도금부(20)로 인하여 도금시 전류밀도가 써킷테이프(CT2) 전체에 골고루 분산됨으로써 회로패턴영역(4)의 도금두께가 모두 일정해지는 효과까지 얻을 수 있는 장점이 있다.Such a plurality of anti-bowing plated portion 20 also absorbs the deformation force of the circuit tape (CT2) due to thermal expansion coefficient aberration, to prevent the bending phenomenon of the overall circuit tape (CT2), and incidentally the anti-boeing plating portion ( 20) there is an advantage that the current density during plating is evenly distributed throughout the circuit tape CT2, so that the plating thickness of the circuit pattern region 4 is all uniform.
한편, 제3실시예 및 제4실시예에서는 제1실시예와 다르게 회로패턴영역(4) 외주연의 보잉방지부(16) 즉, 폴리이미드층(2)만이 존재하는 영역을 더욱 확장하여 형성함으로써, 도전체박막(14)이 폴리이미드층(2)의 가장자리에서 대략 사각링 형태가 되도록 하였다. 여기서, 상기 보잉방지부(16)는 폴리이미드층(2) 뿐만 아니라 커버코오트(12)만으로 형성시킬 수 있다.On the other hand, in the third and fourth embodiments, unlike the first embodiment, the anti-bowing portion 16 on the outer circumference of the circuit pattern region 4, that is, the region in which only the polyimide layer 2 exists is formed to further expand. By doing so, the conductor thin film 14 was formed into a substantially rectangular ring shape at the edge of the polyimide layer 2. Here, the anti-bowing portion 16 may be formed not only of the polyimide layer 2 but also of the cover coat 12.
또한, 상기 회로패턴영역(4)과 대략 사각링 형태의 도전체박막(14)은 제1실시예에서와 같이 도전성 타이바(18)를 이용하여 서로 전기적으로 도통되도록 하였으며, 이는 회로패턴영역(4)의 외주연에서 서로 대칭되는 4부분에서 바깥쪽으로 연장되어 도전체박막(14)에 연결되도록 한 것이다. 이러한 타이바(12)는 상기 써킷테이프(CT3,CT4)의 외주연에서 사각링 형태의 도전체박막(14)을 각각의 변 중앙으로 연장시키던가 또는 도전체박막(14) 모서리 부분에 까지 연장시켜 마치 서로 교차되는 대각선 모양으로 할 수 있으며, 상기한 타이바(18)의 모양, 위치 및 갯수는 당업자에 의해 여러가지로 변형 가능할 것이다.In addition, the circuit pattern region 4 and the conductor thin film 14 having a substantially rectangular ring shape are electrically connected to each other using the conductive tie bar 18 as in the first embodiment. In the outer periphery of 4) it is extended outward from the four parts symmetrical with each other to be connected to the conductor thin film (14). The tie bar 12 extends the conductive thin film 14 in the form of a square ring to the center of each side or the edge of the conductive thin film 14 at the outer circumference of the circuit tapes CT3 and CT4. It may be as if the diagonal shape to cross each other, the shape, position and number of the tie bar 18 will be variously modified by those skilled in the art.
이와 같이 하여, 상기 제3실시예 및 제4실시예에서도 회로패턴영역(4)과 그 외주연의 도전체박막(14) 사이에 오직 폴리이미드층(2) 또는 커버코오트(12)만으로 형성된 보잉방지부(16)를 구비함으로써, 상기 보잉방지부(16)가 열팽창계수 차이에 의한 써킷테이프(CT3,CT4)의 변형력을 흡수하도록 하여, 결국 보잉현상이 방지 및 완화되도록 한다.In this manner, in the third and fourth embodiments, only the polyimide layer 2 or the cover coat 12 is formed between the circuit pattern region 4 and the outer peripheral conductor thin film 14. By providing the anti-bowing portion 16, the anti-bowing portion 16 to absorb the deformation force of the circuit tape (CT3, CT4) due to the difference in thermal expansion coefficient, so that the bowing phenomenon is prevented and alleviated.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만, 여기에만 한정되지 않으며, 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서, 본 발명에 의한 반도체패키지용 써킷테이프에 의하면 폴리이미드층, 회로패턴(또는 도전체박막), 커버코오트로 이루어지는 3층 또는 접착제를 포함하여 4층으로 이루어는 써킷테이프에서 폴리이미드층 또는 커버코오트로만 이루어지는 보잉방지부를 구비함으로써, 써킷테이프의 보잉현상을 방지 및 억제할 수 있게 되고, 따라서 상기 써킷테이프의 기계적 취급 등이 용이해진다.Therefore, according to the circuit tape for semiconductor packages according to the present invention, a polyimide layer or a cover in a circuit tape composed of four layers including a polyimide layer, a circuit pattern (or a conductor thin film), a three layer consisting of a cover coat, or an adhesive By providing a boeing prevention portion made of only coot, it becomes possible to prevent and suppress the bowing phenomenon of the circuit tape, thereby facilitating mechanical handling of the circuit tape and the like.
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