KR100336434B1 - Method for constructing a Normal Memory System using Faulty Memory Chips - Google Patents
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Abstract
결함이 있어 사용할 수 없는 n개의 memory chip과 결함이 없는 정상의 memory chip 1개를 조합하여 정상적인 memory system을 구현하도록 하여 결함 memory chip을 재이용하는 방법이 제시된다. 본 발명은, 각 memory chip을 논리적으로 n개의 독립적으로 접근할 수 있는 블럭으로 나누는 단계; 입력은 memory chip을 구동시키는 신호를, 출력은 memory chip을, 제어신호는 어드레스 신호중 상위 k(2k=n)개를 디코딩한 신호를 연결하는 스위치 회로를 이용하여 n개의 결함이 있는 memory chip과 하나의 정상 동작하는 memory chip을 구동하게 하여 n개의 memory로 구성된 정상 동작하는 memory system을 구성하는 단계; 그리고,상위 k개의 어드레스 신호를 디코딩한 값이 low(high)이면 결함이 있는 memory chip을 구동하고, high(low)이면 정상동작하는 memory chip을 구동하는 단계를 포함한다.A method of reusing a defective memory chip by combining a n memory chip with a defect and a normal memory chip without a defect to implement a normal memory system is proposed. The present invention comprises the steps of: dividing each memory chip into logically n independently accessible blocks; Inputs are used to drive memory chips, outputs are memory chips, and control signals are connected to n defective memory chips using a switch circuit that connects the decoded signals of the top k (2 k = n) of the address signals. Constructing a normally operating memory system consisting of n memories by driving one normally operating memory chip; If the value of decoding the k k address signals is low (high), driving the defective memory chip, and if the high (low) it comprises driving a memory chip that operates normally.
Description
본 발명은 결함 memory chip의 재이용방법에 관한 것으로, 특히 결함이 있어 사용할 수 없는 memory chip n개와 결함이 없는 정상의 memory chip 1개를 조합하여 n개의 memory chip으로 구성된 정상적인 memory system으로 재 이용할 수 있도록 하기 위한 결함 memory를 이용한 정상적인 메모리 시스템 구현 방법 및 이를 조합시킨 시스템에 관한 것이다.The present invention relates to a method of reusing a defective memory chip, and in particular, a combination of n memory chips that cannot be used due to a defect and a normal memory chip that does not have a defect can be reused as a normal memory system composed of n memory chips. The present invention relates to a method of implementing a normal memory system using a defective memory and a system combining the same.
일반적으로, memory chip은 많은 양의 2진 신호를 저장하고, 판독하는 것으로 대부분 인쇄회로 기판상에 설치되어 SIMM(Single kn-line Memory Module)이나 DIMM(Dual In-line Memory Module)이라 하고, memory module로 약칭된다. memory chip은 제조과정에서 자주 불량품이 생기고 그 불량의 정도를 살펴보면 매우 부분적인 것이 대부분이다.In general, a memory chip stores and reads a large amount of binary signals. Most of the memory chips are installed on a printed circuit board and are called a single kn-line memory module (SIMM) or a dual in-line memory module (DIMM). Abbreviated as module. Memory chips are often defective in the manufacturing process, and most of them are very partial in terms of the degree of defects.
memory chip의 제조과정에서 생기는 불량의 비율은 통계에 따르면 심한 경우 전체 생산공정 중 25-30%에 달하는 것으로 나와 있으며 memory의 용량의 증대에 따라 그 비율이 더 커질 전망이다. 이런 불량품들은 불량의 정도에 무관하게 폐품 처리되거나, 수요가 별로 없는 전화기 또는 장난 감에 사용되기도 하고, memory module 제작업체에서 싼 가격에 구매, 변조하여 모듈 제품으로 제작, 판매되어 전체 제품의 신뢰성에 부정적인 영향을 미치고 있다.According to the statistics, the percentage of defects in the manufacturing process of the memory chip is about 25-30% of the entire production process in severe cases, and the ratio is expected to increase as the capacity of the memory increases. These defective products can be disposed of as a scrap or irrelevant phone or a joke, regardless of the degree of the defect, and can be purchased and tampered with at a low price by a memory module manufacturer to produce and sell module products to ensure the reliability of the entire product. It is having a negative impact.
불량제품의 파손상황을 살펴보면, 극히 소수가 비교적 심한 결함이 있으며 대부분, 약 94%가 매우 지역적인 결함을 가지며 심한 경우, 단 하나의 어드레스에서 1 비트 데이타만이 파손된 정도이다. 이와 같이 경미한 IC를 폐품 처리한다는 것은 경제적으로 큰 손실이 아닐 수 없으며 결함이 있는 memory chip을 재이용할 수 있는 방법이 요구되고 있다.In the failure situation of the defective products, very few defects are relatively severe, and in most cases, about 94% have very local defects, and in severe cases, only one bit of data is damaged at a single address. Disposing of these minor ICs is a major economic loss and there is a need for a way to reuse defective memory chips.
본 발명은 상기의 필요성에 부응하기 위하여 발명된 것으로, 결함이 있어 사용할 수 없는 memory chip n(= 2k)개와 결함이 없는 정상의 memory chip 1개를 조합하여 n개의 memory chip으로 구성된 정상적인 memory system으로 재 이용할 수 있도록 하는 결함 memory를 이용한 정상적인 메모리 시스템 구현 방법 및 이를 조합시킨 시스템을 제공하는 것에 그 목적이 있다.The present invention has been invented in order to meet the above needs, a normal memory system composed of n memory chips by combining a defective memory chip n (= 2 k ) and one normal memory chip without a defect It is an object of the present invention to provide a method of implementing a normal memory system using a defective memory that can be reused, and a system combining the same.
도 1은 memory chip의 판독(READ) 및 기록(WRITE) 동작시 타이밍 다이어 그램이다.1 is a timing diagram during a read and write operation of a memory chip.
도 2는 본 발명에 따른 결함 memory chip의 재 이용방법을 설명하기 위하여 셀어레이를 2개의 독립적으로 접근할 수 있는 논리 블럭으로 분할하는 경우를 보여주기 위한 블럭도이다.FIG. 2 is a block diagram illustrating a case in which a cell array is divided into two independently accessible logical blocks to explain a method of reusing a defective memory chip according to the present invention.
도 3은 본 발명에 따른 결함 memory chip의 재 이용방법을 설명하기 위하여 셀어레이를 4개의 독립적으로 접근할 수 있는 논리 블럭으로 분할하는 경우를 보여주기 위한 블럭도이다.3 is a block diagram illustrating a case in which a cell array is divided into four independently accessible logical blocks to explain a method of reusing a defective memory chip according to the present invention.
도 4는 본 발명에 따른 결함 memory chip의 재 이용방법을 설명하기 위하여 결함 memory chip 4개와 정상 memory chip 1개를 조합한 memory system을 보여주기 위한 회로도이다.4 is a circuit diagram illustrating a memory system combining four defective memory chips and one normal memory chip in order to explain a method of reusing a defective memory chip according to the present invention.
도 5는 본 발명에 따른 결함 memory chip의 재 이용방법을 구현하기 위한 일 실시예로 결함 memory chip 4개와 정상 memory chip 1개를 조합한 memory system을 보여주기 위한 회로도이다.FIG. 5 is a circuit diagram illustrating a memory system in which four defective memory chips and one normal memory chip are combined as an embodiment for implementing a method of reusing a defective memory chip according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
10 -50 : memory chip 60 : 디코더10 -50: memory chip 60: decoder
70 : MUX 80 : 커넥터70: MUX 80: Connector
B1-B4 : 전송게이트(Transmission gate)B1-B4: Transmission gate
G1-G4 : 3상태 게이트(Tri-state gate)G1-G4: Tri-state gate
이와 같은 목적을 달성하기 위한 본 발명은,The present invention for achieving such an object,
결함이 있는 n개의 memory chip 및 결함이 없는 하나의 memory chip을 병렬적으로 연결하고 상기 n개의 memory chip을 각각 독립적으로 접근할 수 있는 n개의 블럭으로 나누는 단계;Connecting the defective n memory chips and the defective one memory chip in parallel and dividing the n memory chips into n blocks each independently accessible;
memory chip의 상위 k비트의 열 어드레스 신호를 디코딩하여 상기 memory chip들을 동작시키기 위한 CAS신호를 스위칭하는 제어신호를 출력하는 단계; 그리고,outputting a control signal for switching a CAS signal for operating the memory chips by decoding a high k bit column address signal of a memory chip; And,
제어신호가 high(low)이면 결함이 있는 memory chip 안에서 결함이 없는 블록을 접근하여 판독 및 기록 동작을 하고, 상기 제어신호가 low(high)이면 결함이 있는 memory chip의 결함있는 블록의 접근을 차단하고 정상동작하는 memory chip을 구동하여 판독 및 기록 동작하게 하는 단계를 포함한다.If the control signal is high (low), read and write operation is performed by accessing the defective block in the defective memory chip, and if the control signal is low (high), access to the defective block of the defective memory chip is blocked. And driving a normally operating memory chip to perform a read and write operation.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부된 도면중 도 1은 memory chip의 판독 및 기록 동작을 설명하기 위한 타이밍 다이어그램이고, 도 2는 본 발명에 따른 결함 memory chip의 재 이용방법을 설명하기 위하여 셀어레이를 각각 독립적으로 접근할 수 있는 2개의 블럭으로 분할하는 경우를 보여주기 위한 블럭도이다.1 is a timing diagram for explaining a read operation and a write operation of a memory chip, and FIG. 2 is a cell array each independently accessible to explain a method of reusing a defective memory chip according to the present invention. This is a block diagram to show the case of dividing into two blocks.
또한, 도 3은 본 발명에 따른 결함 memory chip의 재 이용방법을 설명하기 위하여 셀어레이를 각각 독립적으로 접근할 수 있는 4개의 블럭으로 분할하는 경우를 보여주기 위한 블럭도이고, 도 4는 본 발명에 따른 결함 memory chip의 재 이용방법을 설명하기 위하여 결함 memory chip 4개와 정상 memory chip 1개를 조합한 구성을 보여주기 위한 회로도이며, 도 5는 본 발명에 따른 결함 memory chip의 재 이용방법을 구현하기 위한 일 실시예로 결함 memory chip 4개와 정상 memory chip 1개를 조합한 구성을 보여주기 위한 회로도이다In addition, FIG. 3 is a block diagram illustrating a case in which a cell array is divided into four blocks each independently accessible to explain a method of reusing a defective memory chip according to the present invention, and FIG. In order to explain a method of reusing a defective memory chip according to the present invention, a circuit diagram showing a combination of four defective memory chips and one normal memory chip is illustrated. FIG. 5 illustrates a method of reusing a defective memory chip according to the present invention. As an example, a circuit diagram showing a combination of four defective memory chips and one normal memory chip is provided.
본 발명에 따른 memory chip의 재이용 방법을 구현하기 위한 회로는 memory chip을 각각 독립적으로 접근할 수 있는 n개의 블럭으로 분할하고, 판독 및 기록 동작하기 위해 구동되는 memory chip은 어드레스 신호중 상위 k(2k=n)개를 디코딩한 신호로 선택한다. 이렇게 디코딩된 신호에 의해 CAS 신호의 스위칭과 구동된 memory chip의 데이터 신호가 선택된다.Circuit for implementing a recycling method of the memory chip according to the present invention memory chip that is divided into n blocks that can be accessed independently from the memory chip, respectively, and driven for read and write operations are address sinhojung top k (2 k = n) is selected as the decoded signal. The decoded signal selects the switching of the CAS signal and the data signal of the driven memory chip.
본 발명에 따른 결함 memory를 이용한 정상적인 메모리 시스템 구현 방법을 달성하기 위한 회로는 도 4 에서 보는 바와 같이 n개의 결함 memory chip(10-40)과 1개의 정상 memory chip(50)을 병렬연결하고, 각각의 memory chip(10-40)의 입력단에는 memory chip(10-40)을 사용 가능하게 하는 CAS신호가 입력되도록 구성된다. 또한, 각 memory chip(10-40)의 동작은 상위 어드레스 신호 k(2k=n)개를 디코딩하고 그 출력신호에 의해, 각 memory chip의 동작을 제어하는 스위치 회로(100)가 구성된다. 각각의 memory chip(10-50)의 출력측에는 전송 게이트(200)를 형성하여 디코딩된 상위 k개의 어드레스 신호에 의해 결함을 가진 memory chip과 정상 memory chip중 실제로 구동된 memory chip의 데이터 신호를 전송하도록 구성함으로써 n개 memory chip으로 구성된 사용할 수 있는 memory system을 형성한다.As shown in FIG. 4, a circuit for achieving a normal memory system implementation method using a defective memory according to the present invention connects n defective memory chips 10-40 and one normal memory chip 50 in parallel, respectively. The input signal of the memory chip (10-40) is configured to input a CAS signal for enabling the memory chip (10-40). In addition, the operation of each memory chip 10-40 decodes k (2 k = n) upper address signals, and the output circuit constitutes a switch circuit 100 for controlling the operation of each memory chip. On the output side of each memory chip 10-50, a transfer gate 200 is formed to transmit data signals of the memory chip that is actually driven among the defective memory chip and the normal memory chip by the decoded upper k address signals. By constructing, a usable memory system consisting of n memory chips is formed.
결함이 있는 memory chip의 재이용 방법을 구현하기 위한 스위치 회로의 제어신호로 사용되는 어드레스 신호는, 조합되는 결함을 가진 memory chip의 갯수 n(=2k)에 의해 결정된다. 예를 들면, 결함을 가진 memory chip 2개와 정상 memorychip 1개가 조합되는 경우는 상위 어드레스 신호 1( 21= 2)개, 결함을 가진 memory chip 4개와 조합되는 경우는 상위 어드레스 신호 2( 22= 4)개, 결함을 가진 memory chip 8개와 조합되는 경우는 상위 어드레스 신호 3( 23= 8)개가 사용된다.The address signal used as a control signal of a switch circuit for implementing a method of reusing a defective memory chip is determined by the number n (= 2 k ) of the defective memory chips to be combined. For example, when two defective memory chips and one normal memory chip are combined, the upper address signal 1 (2 1 = 2) is combined, and when the defective memory chips are combined, the upper address signal 2 (2 2 = 4), when combined with eight defective memory chips, three upper address signals (2 3 = 8) are used.
memory chip의 데이타를 판독 또는 기록하는 동작은 RAS(Row Address Strobe)신호와 CAS(Column Address Strobe)신호에 의해 어느 위치가 결정되고, 위치가 결정되면 판독, 기록동작이 실행된다. 일반적으로 먼저 RAS신호에 의해 행위치를 결정하고 나서 CAS신호에 의해 열위치를 결정하고 나면, 행위치와 열위치가 교차하는 곳이 접근할 위치가 된다. 따라서 CAS신호의 출력을 제어하면 memory chip의 판독 및 기록동작을 제어할 수 있다.In the operation of reading or writing data of the memory chip, a position is determined by a RAS (low address strobe) signal and a CAS (column address strobe) signal, and when the position is determined, read and write operations are performed. In general, after the action value is determined first by the RAS signal, and the column position is determined by the CAS signal, the position where the action value and the column position intersect becomes a position to approach. Therefore, by controlling the output of the CAS signal it is possible to control the read and write operations of the memory chip.
즉, 도 1에서 보는 바와 같이 데이타 판독시 먼저 RAS 신호(low level)가 인가되면 해당하는 행 어드레스가 주어지고, 그 후 CAS 신호(low level)가 인가되면 역시 해당하는 열 어드레스가 주어진다. 이렇게 memory chip내의 데이터를 판독하고자 하는 위치가 결정되면, 즉 CAS 신호 인가되면 판독 동작할 수 있게 된다. 기록 동작시에도 먼저 RAS 신호가 인가되면 해당하는 행 어드레스가 주어지고, 그 후 CAS 신호(low level)가 인가되면 역시 해당하는 열 어드레스가 주어진다. 이렇게 memory chip내에 데이터를 기록하고자 하는 위치가 결정되면, 즉 CAS 신호 인가로 인해 기록 동작할 수 있게 된다. 다시 말해 CAS 신호가 인가되면 memory chip이 활성(enable)상태가 된다. 반대로 CAS 신호가 인가되지 않으면(high level) memory chip은 비활성(disable) 상태가 된다.That is, as shown in FIG. 1, when a RAS signal (low level) is first applied to a data read, a corresponding row address is given. Then, when a CAS signal (low level) is applied, a corresponding column address is also given. When the position to read the data in the memory chip is determined, that is, when the CAS signal is applied, the read operation can be performed. Even during a write operation, a corresponding row address is given when the RAS signal is applied first, and then a corresponding column address is also given when a CAS signal (low level) is applied. When the position to record data is determined in the memory chip, that is, the recording operation can be performed by applying the CAS signal. In other words, when the CAS signal is applied, the memory chip is enabled. On the contrary, when the CAS signal is not applied (high level), the memory chip becomes inactive.
1MB용량의 memory chip을 예를 들어 설명하면, 어드레스 신호는 AO-A9 10bit를 사용하고, 이 어드레스 신호는 행위치 신호 RA0 - RA9와 열위치 신호 CAO - CA9의 두 종류로 사용된다. 먼저 memory chip의 셀 어레이를 2개의 블럭으로 나누는 경우, 결함이 있는 2개의 memory chip과 1개의 정상동작하는 memory chip을 조합하여 2개의 memory chip으로 구성된 정상동작하는 memory system으로 이용할 수 있다. 이때 memory chip의 각 블럭을 접근하기 위해 사용되는 어드레스 신호는 최상위 비트 CA9 하나이며, 별도의 디코딩 회로없이 최상위 어드레스 비트값이 "0"인지 또는 "1"인지에 따라 두 블럭중 하나를 접근할 수 있다. 즉, 도 2에서 보는 바와 같이 CA9가 "0"이면 열의 중앙의 좌측부분을, "1"이면 우측부분을 접근한다.For example, a 1MB memory chip is used. An address signal uses 10 bits of AO-A9, and this address signal is used in two types of action signal signals RA0-RA9 and column position signals CAO-CA9. First, when dividing a cell array of memory chips into two blocks, a combination of two defective memory chips and one normally operating memory chip may be used as a normally operating memory system composed of two memory chips. At this time, the address signal used to access each block of the memory chip is the most significant bit CA9, and one of the two blocks can be accessed depending on whether the most significant address bit value is "0" or "1" without a separate decoding circuit. have. That is, as shown in FIG. 2, when CA9 is "0", the left side of the center of the column is approached, and when "1", the right side is approached.
도 3은 셀 어레이를 4개 블럭으로 나누는 경우 열 어드레스 값을 보여주고 있다. CA9가 0일때 중앙 column의 좌측부 1, 2구역을, CA9가 "1"일때는 우측부 3, 4구역을 접근하고, CA8이 "0"일때는 상단부분 1, 3구역을, CA8이 "1"일때는 하단부분2, 4구역을 접근한다. memory chip의 용량은 1MB이외에 4MB, 16MB등으로도 가능하고 이때 사용되는 상위 어드레스 bit 2개는 각각 4MB는 A10, A9이고, 16MB는 All, A10이 된다. 그러므로, 본 발명에 따른 결함이 있는 memory chip의 재이용 방법은 열 어드레스 신호중 상위 k bit 신호를 이용하여 n(=)개로 나누어진 블럭중 어느 구역에 있는 셀을 접근할 것인지를 제어할 수 있는 원리를 이용하여 설계된다.3 shows column address values when the cell array is divided into four blocks. If CA9 is 0, access the left side 1, 2 area of the center column, if CA9 is "1", access the right side 3, 4 area, if CA8 is "0", the upper part 1, 3 area, CA8 is "1""When approaching the lower sections 2 and 4. The memory chip can be 4MB, 16MB, etc. in addition to 1MB, and the two upper address bits used at this time are 4MB A10 and A9, and 16MB All and A10. Therefore, the method of reusing a defective memory chip according to the present invention uses n (=) using an upper k bit signal among column address signals. It is designed using the principle that can control which cell in which block is divided into).
도 4에서는 결함이 있는 4개의 memory chip과 결함이 없는 memory chip 1개를 조합하는 구성 예가 보여지고 있다. 상부의 4개의 memory chip(10∼40)은 결함이 있는 memory chip이고, 하부에 연결된 memory chip(50)은 결함이 없는 memory chip이다. 각각의 memory chip(10-50)은 독립적으로 접근할 수 있는 4(=)개 블록으로 나누어지며, memory chip(10)은 블록 1에, memory chip (20)은 블록 2에 memory chip (30)은 블록 3에 그리고 memory chip (40)은 블록 4에만 각기 결함이 있는 것으로 판정된 것이다. 즉 불량 memory chip의 불량위치는 서로 다른 블록에 속하는 것이다.In FIG. 4, an example of a combination of four defective memory chips and one defective memory chip is shown. The upper four memory chips 10 to 40 are defective memory chips, and the lower memory chip 50 is a defective memory chip. Each memory chip (10-50) is independently accessible 4 (= Memory chip (10) in block 1, memory chip (20) in block 2, memory chip (30) in block 3, and memory chip (40) in block 4 respectively. It is determined. That is, the bad locations of bad memory chips belong to different blocks.
디코더(60)는 상위 2 비트 열 어드레스 신호(A8, A9)를 입력받아 디코딩하고, 디코딩 결과에 의하여 3-상태 게이트(3-state gate)(G1-G4)의 개폐가 제어되도록 구성된다. 즉 디코더(60) 및 3상태 게이트(B1-B4)로 구성된 스위치 회로가 각 memory chip(10-40)이 활성상태 또는 비활성 상태가 되도록 제어하여 memory chip의 판독 및 기록 동작시 결함이 포함된 블록이 어드레싱되는 경우 그 결함이 있는 memory chip(10-40)에 CAS신호를 차단하고 결함이 없는 memory chip(50)으로 CAS 신호가 인가되도록 하여 정상적인 판독 및 기록 동작을 수행한다.The decoder 60 is configured to receive and decode the upper two-bit column address signals A8 and A9 and to control the opening and closing of the three-state gates G1 -G4 based on the decoding result. In other words, the switch circuit composed of the decoder 60 and the tri-state gates B1-B4 controls each memory chip 10-40 to be in an active state or an inactive state, so that a block containing a defect in a read and write operation of the memory chip is included. When the address is addressed, the CAS signal is blocked to the defective memory chip 10-40, and the CAS signal is applied to the defective memory chip 50 to perform normal read and write operations.
예를 들어, 도 3을 다시 참조하면, 디코더(60)는 입력된 상위 2 비트 열 어드레스 신호(CA9, CA8)가 0,0 이면 Y0는 LOW가, Y1, Y2, Y3는 각각 HIGH가 출력되고, memory chip의 1번 블록을 어드레싱하므로, 1번 블록에 결함을 가진 제 1 memory chip(10)에 연결된 3-상태 게이트(G1)는 Y0에 의해 차단된다. 입력된 상위 2 비트 열 어드레스 신호(CA9, CA8)가 0,1 이면 디코더(60)는 Y1은 LOW가, Y0, Y2, Y3는 각각 HIGH가 출력되고, memory chip의 2번 블록을 어드레싱하므로, 2번 블록에 결함을 가진 제 2 memory chip(20)에 연결된 3-상태 게이트(G2)는 Y1에 의해 차단된다. 입력된 상위 2 비트 열 어드레스 신호(CA9, CA8)가 1,0 이면 디코더(60)는 Y2는 LOW가, Y0, Y1, Y3는 각각 HIGH가 출력되고, memory chip의 3번 블록을 어드레싱하므로, 3번 블록에 결함을 가진 제 3 memory chip(30)에 연결된 3-상태 게이트(G3)는 Y2에 의해 차단된다. 입력된 상위 2 비트 열 어드레스 신호(CA9, CA8)가 1,1 이면 Y3은 LOW가, Y0, Y1, Y2는 각각 HIGH가 출력되고, memory chip의 4번 블록을 어드레싱하므로, 4번 블록에 결함을 가진 제 4 memory chip(40)에 연결된 3-상태 게이트(G4)는 Y3에 의해 차단된다.For example, referring back to FIG. 3, the decoder 60 outputs LOW when Y0 is 0, 0 and high is Y1, Y2, and Y3 when the input high-order two bit column address signals CA9 and CA8 are 0 and 0, respectively. Since the first block of the memory chip is addressed, the tri-state gate G1 connected to the first memory chip 10 having a defect in the first block is blocked by Y0. If the input upper 2 bit column address signals CA9 and CA8 are 0 and 1, the decoder 60 outputs Y1 as LOW and Y0, Y2 and Y3 as HIGH, and addresses block 2 of the memory chip. The tri-state gate G2 connected to the second memory chip 20 with the defect in block 2 is blocked by Y1. If the input upper 2 bit column address signals CA9 and CA8 are 1,0, the decoder 60 outputs LOW for Y2 and HIGH for Y0, Y1, and Y3, respectively, and addresses block 3 of the memory chip. The tri-state gate G3 connected to the third memory chip 30 having a defect in the third block is blocked by Y2. If input upper 2 bit column address signal CA9, CA8 is 1, 1, Y3 outputs LOW and Y0, Y1, Y2 outputs HIGH, respectively. The tri-state gate G4 connected to the fourth memory chip 40 having the gate is blocked by Y3.
즉 결함이 포함된 블록이 어드레싱되면 디코더(60)의 출력신호에 의해 결함이 포함된 memory chip(10-40)의 3-상태 게이트가 차단되어 CAS 신호가 인가되지 않아 비활성 상태가 되고 대신 정상동작하는 memory chip(50)으로 CAS 신호가 인가되어 4개의 memory chip으로 구성된 정상동작하는 memory system을 구성하게 된다.That is, when a block containing a defect is addressed, the tri-state gate of the memory chip 10-40 containing the defect is blocked by the output signal of the decoder 60 so that the CAS signal is not applied and becomes inactive. The CAS signal is applied to the memory chip 50 to form a normally operating memory system consisting of four memory chips.
판독 동작시에는 memory chip에서 외부로, 기록 동작시에는 외부에서 memory chip으로 데이터가 전송된다. 데이터가 양방향으로 전송되고, 결함 memory chip(10-40) 중 한 memory chip 대신 정상 memory chip(50)이 구동되므로 데이터 신호 역시 스위칭이 필요하다. 데이터 스위치 회로는 전송 게이트(B1-B4)를 사용하며 제어신호로는 CAS 신호의 인가를 제어하는 3상태 게이트(B5-B8) 제어신호와 동일한 신호를 사용한다. 제어신호가 high(low)이면 CAS 신호의 인가를 제어하는 스위치 회로에 의해 결함 memory chip(50)이 구동되므로 결함 memory chip(50)의 데이터가 전송되고, low(high)이면 정상 memory chip(10-40)이 구동되므로 정상 memory chip의 데이터가 전송된다. memory chip(10-50)의 워드 사이즈가 ×16이므로 전송게이트 또한 16개가 각기 연결되어야 하며, 도4와 도 5에서는 간략히 표시하였다. 각 memory chip의 데이터 신호와 연결되는 전송게이트의 개수는 조합되는 memory chip의 워드 사이즈와 동일하다.Data is transferred from the memory chip to the outside during the read operation and from the outside to the memory chip during the write operation. Since the data is transmitted in both directions and the normal memory chip 50 is driven instead of one of the defective memory chips 10-40, the data signal also needs switching. The data switch circuit uses the transfer gates B1-B4, and the control signal uses the same signal as the three-state gate B5-B8 control signal that controls the application of the CAS signal. If the control signal is high (low), since the defective memory chip 50 is driven by a switch circuit that controls the application of the CAS signal, the data of the defective memory chip 50 is transmitted. If the control signal is low (high), the normal memory chip 10 -40) is driven so that data of a normal memory chip is transferred. Since the word size of the memory chip 10-50 is x16, 16 transfer gates must also be connected to each other, and are briefly shown in FIGS. 4 and 5. The number of transmission gates connected to the data signal of each memory chip is equal to the word size of the memory chip to be combined.
도 4, 도 5에서 CAS 신호 스위칭 회로를 구성하는 디코더(60)와 3-상태 게이트는 각기 구동상태가 다른 디바이스로 조합가능하다. 디코더(60)은 출력신호가 low로 구동되고 그 신호를 제어신호로 사용하는 3-상태 게이트(G1-G4)는 제어신호가 high일 때 구동된다. 따라서 구동 상태가 high인 디코더는 제어신호가 low로 구동되는 3-상태 게이트와 조합되어 스위치 회로를 구성할 수 있다. 각 memory chip의 데이터 신호를 스위칭하는 회로를 구성하는 전송게이트의 제어신호 또한 결함 memory chip의 구동 상태와 정상 memory chip의 구동상태를 서로 바꾸어 연결할 수 있다.4 and 5, the decoder 60 and the three-state gate constituting the CAS signal switching circuit can be combined with devices having different driving states. The decoder 60 is driven when the output signal is driven low and the tri-state gates G1-G4 using the signal as a control signal are driven when the control signal is high. Therefore, a decoder having a high driving state may be combined with a three-state gate in which a control signal is driven low to form a switch circuit. The control signal of the transmission gate constituting the circuit for switching the data signal of each memory chip may also be connected by changing the driving state of the defective memory chip and the driving state of the normal memory chip.
도 5는 결함이 있는 4개의 memory chip과 결함이 없는 memory chip 1개를 조합하여 4개의 memory chip으로 구성된 정상 동작하는 memory system이 구현되는 일 실시예를 보이고 있다. memory chip(10-50)은 각기 2개씩의 CAS를 가지고 있고 따라서 전부 8개의 CAS 신호를 가지며, 도 5의 부호 70은 각 memory chip의 두 개의 CAS 신호중 하나를 선택해 memory chip(50)에 인가하는 멀티플렉서이고, 도면부호 80은 커넥터이다.FIG. 5 illustrates an embodiment in which a normal operating memory system consisting of four memory chips is implemented by combining four defective memory chips and one defective memory chip. The memory chips 10-50 each have two CASs, and thus have eight CAS signals. A reference numeral 70 of FIG. 5 selects one of two CAS signals of each memory chip and applies it to the memory chip 50. A multiplexer, and 80 is a connector.
각 memory chip(10,20,30,40,50)의 용량은 1M ×l6 bits이고 memory chip(10 - 50)은 동시에 memory module내에 끼워 접속한다. 도 4의 예와 동일하게 memory chip(10)은 결함이 1번 블록에, memory chip(20)은 결함이 2번 블록에, memorychip(30)은 결함이 3번 블록에, memory chip(40)은 결함이 4번 블록에 포함된 것으로 판정된 IC이다. memory chip(50)는 결함이 포함되지 않은 정상적으로 동작하는 IC이다. 열 어드레스 신호의 상위 2bit를 디코딩한 신호에 의해 CAS_N 신호를 스위칭하여 memory chip(10-50)에 CAS신호가 인가되도록 구성된다.Each memory chip 10, 20, 30, 40, 50 has a capacity of 1M x 16 bits and the memory chips 10-50 are simultaneously inserted into the memory module. As in the example of FIG. 4, the memory chip 10 has a defect in block 1, the memory chip 20 has a defect in block 2, the memory chip 30 has a defect in block 3, and the memory chip 40 Is an IC in which a defect is determined to be included in block 4. The memory chip 50 is a normally operating IC that does not include a defect. The CAS signal is applied to the memory chip 10-50 by switching the CAS_N signal by a signal obtained by decoding the upper 2 bits of the column address signal.
제 1 memory chip(10)의 경우에는 결함이 포함된 블록은 1번 블록이며, 열 어드레스 신호가 결함이 포함된 블록을 어드레싱하지 않으면 즉, CA9, CA8이 각각 0, 0이 아니면 CAS0, CAS1 신호가 스위칭되어 제 1 memory chip(10)이 구동된다. 열 어드레스 신호가 결함이 포함된 블록을 어드레싱하면 즉, CA9, CA8이 각각 0, 0이면, 제 5 memory chip (50)에 CAS 신호가 인가되어 제 5 memory chip(50)의 1번 블록을 접근하게 된다. 제 2 memory chip(20)의 경우에는 결함이 포함된 블록은 2번 블록이며, 열 어드레스 신호가 결함이 포함된 블록을 어드레싱하지 않으면 즉, CA9, CA8이 각각 0, 1이 아니면 CAS2, CAS3 신호가 스위칭되어 제 2 memory chip(20)이 구동된다. 열 어드레스 신호가 결함이 포함된 블록을 어드레싱하면 즉, CA9, CA8이 각각 0, 1이면, 제 5 memory chip (50)에 CAS 신호가 인가되어 제 5 memory chip(50)의 2번 블록을 접근하게 된다. 제 3 memory chip(30)의 경우에는 결함이 포함된 블록은 3번 블록이며, 열 어드레스 신호가 결함이 포함된 블록을 어드레싱하지 않으면 즉, CA9, CA8이 각각 1, 0이 아니면 CAS4, CAS5 신호가 스위칭되어 제 3 memory chip(30)이 구동된다. 열 어드레스 신호가 결함이 포함된 블록을 어드레싱하면 즉, CA9, CA8이 각각 1, 0이면, 제 5 memory chip(50)에 CAS 신호가 인가되어 제 5 memory chip(50)의 3번 블록을 접근하게 된다. 제 4 memorychip(40)의 경우에는 결함이 포함된 블록은 4번 블록이며, 열 어드레스 신호가 결함이 포함된 블록을 어드레싱하지 않으면 즉, CA9, CA8이 각각 1, 1이 아니면 CAS6, CAS7 신호가 스위칭되어 제 4 memory chip(40)이 구동된다. 열 어드레스 신호가 결함이 포함된 블록을 어드레싱하면 즉, CA9, CA8이 각각 1, 1이면, 제 5 memory chip (50)에 CAS 신호가 인가되어 제 5 memory chip(50)의 4번 블록을 접근하게 된다. 즉 결함이 없는 블록을 어드레싱하는 경우에는 memory chip(10-40)이 구동되고, 결함이 포함된 블록을 어드레싱하면 정상 memory chip(50)의 해당 블록이 접근된다.In the case of the first memory chip 10, the block containing the defect is block 1, and if the column address signal does not address the block containing the defect, that is, if the CA9 and CA8 are not 0 and 0, respectively, the CAS0 and CAS1 signals Is switched to drive the first memory chip 10. If the column address signal addresses a block containing a defect, that is, CA9 and CA8 are 0 and 0, respectively, a CAS signal is applied to the fifth memory chip 50 to access the first block of the fifth memory chip 50. Done. In the case of the second memory chip 20, the block containing the defect is block 2, and if the column address signal does not address the block containing the defect, that is, if the CA9 and CA8 are not 0 and 1, respectively, the CAS2 and CAS3 signals Is switched to drive the second memory chip 20. If the column address signal addresses a block containing a defect, that is, CA9 and CA8 are 0 and 1, respectively, a CAS signal is applied to the fifth memory chip 50 to access the second block of the fifth memory chip 50. Done. In the case of the third memory chip 30, the block containing the defect is block 3, and if the column address signal does not address the block containing the defect, that is, if the CA9 and CA8 are not 1 or 0, respectively, the CAS4 and CAS5 signals Is switched to drive the third memory chip 30. If the column address signal addresses a block containing a defect, that is, CA9 and CA8 are 1 and 0, respectively, a CAS signal is applied to the fifth memory chip 50 to access the third block of the fifth memory chip 50. Done. In the case of the fourth memorychip 40, the block containing the defect is block 4, and if the column address signal does not address the block containing the defect, that is, if the CA9 and CA8 are not 1 or 1, respectively, the CAS6 and CAS7 signals are generated. By switching, the fourth memory chip 40 is driven. If the column address signal addresses a block containing a defect, that is, CA9 and CA8 are 1 and 1, respectively, a CAS signal is applied to the fifth memory chip 50 to access the fourth block of the fifth memory chip 50. Done. That is, when addressing a block without a defect, the memory chip 10-40 is driven. When a block including a defect is addressed, the corresponding block of the normal memory chip 50 is accessed.
판독 동작시에는 memory chip에서 외부로, 기록 동작시에는 외부에서 memory chip으로 데이터가 전송된다. 데이터가 양방향으로 전송되고, 항상 결함 memory chip(10-40) 중 한 memory chip 대신 정상 memory chip(50)이 구동되므로 데이터 신호 역시 스위칭이 필요하다. 데이터 스위치 회로로는 전송 게이트를 사용하며 제어신호로는 CAS 신호의 인가를 제어하는 스위치 회로의 3상태 게이트(G1-G4) 제어신호와 동일한 신호를 사용한다. 제어신호가 high(low)이면 CAS 신호의 인가를 제어하는 스위치 회로에 의해 결함 memory chip(50)이 구동되므로 결함 memory chip(50)의 데이터가 전송되고, low(high)이면 정상 memory chip(10-40)이 구동되므로 정상 memory chip의 데이터가 전송된다.Data is transferred from the memory chip to the outside during the read operation and from the outside to the memory chip during the write operation. Since the data is transmitted in both directions and the normal memory chip 50 is driven instead of one of the defective memory chips 10-40, the data signal also needs switching. As a data switch circuit, a transmission gate is used, and as a control signal, the same signal as that of the three-state gate (G1-G4) control signal of the switch circuit that controls the application of the CAS signal is used. If the control signal is high (low), since the defective memory chip 50 is driven by a switch circuit that controls the application of the CAS signal, the data of the defective memory chip 50 is transmitted. If the control signal is low (high), the normal memory chip 10 -40) is driven so that data of a normal memory chip is transferred.
CAS 신호 이외의 제어신호로는 RAS, WE, OE가 있으며 주어진 예에는 RAS0, RAS2, WE0, WE2,OE0, OE2와 같이 각기 두 개씩 존재하는 경우이다. memory chip(50)은 접근되는 논리 블록만 CA9,CA8에 의해 선택될 뿐 매 판독, 기록 동작때마다 구동된다. 따라서 memory chip(50)의 각 제어신호 RAS, WE, OE는 각기 두 개의 신호들 중 하나가 인가되면 구동되도록 하였다. 각 제어 신호가 인가되더라도 결국 CAS 신호가 인가되어야 memory가 최종 구동 상태가 되어 동작하게 된다.Control signals other than the CAS signal include RAS, WE, and OE. In the given example, two are present, such as RAS0, RAS2, WE0, WE2, OE0, and OE2. The memory chip 50 is driven by every read and write operation only by the logical blocks accessed by CA9 and CA8. Therefore, each control signal RAS, WE, and OE of the memory chip 50 is driven when one of two signals is applied. Even though each control signal is applied, the CAS signal must be applied in the end to operate the memory in the final driving state.
이 memory chip의 재이용은 스위치 회로의 제어신호로 사용되는 어드레스 신호는, 조합하는 결함을 가진 memory chip의 갯수과 memory chip의 용량에 의해 결정된다. 즉 결함을 가진 memory chip 2개와 정상 memory chip이 조합되는 경우는 상위 어드레스 신호 1(21=2)개, 결함을 가진 memory chip 4개와 조합되는 경우는 상위 어드레스 신호 2( 22= 4)개, 결함을 가진 memory chip 8개와 조합되는 경우는 상위 어드레스 신호 3( 23= 8)개가 사용된다. 스위치 회로의 개폐를 결정하는 상위 k개의 어드레스 신호를 디코딩한 값이 low(high)이면 결함이 있는 memory chip을 접근하고, high(low)이면 정상동작하는 memory chip을 접근하는 것이다.The reuse of this memory chip is the address signal used as the control signal of the switch circuit. And the capacity of the memory chip. In other words, when two defective memory chips and a normal memory chip are combined, 1 upper address signal (2 1 = 2) is combined, and when combined with four defective memory chips, two upper address signals (2 2 = 4) are combined. When combined with eight defective memory chips, three upper address signals (2 3 = 8) are used. If the value of the upper k address signals deciding to open or close the switch circuit is low (high), the defective memory chip is approached, and if it is high (low), the memory chip is normally accessed.
상술한 바와 같이, 본 발명에 따른 결함 memory chip의 재이용방법은 결함이 있어 사용할 수 없는 memory chip n개와 결함이 없는 정상의 memory chip 1개를 조합하여 n개의 memory chip으로 구성된 정상적인 memory system으로 재 이용할 수 있도록 함으로서 경제적인 손실을 방지할 수 있다.As described above, the method of reusing a defective memory chip according to the present invention combines n memory chips which are not usable with defects and one normal memory chip without defects, and reuses them as a normal memory system composed of n memory chips. By doing so, economic losses can be prevented.
이상에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니며 본 발명의 기술적 사상의 범위내에서 당업자에 의해 그 개량이나 변형이 가능하다.Although the preferred embodiments of the present invention have been described in detail with reference to the accompanying drawings, the present invention is not limited thereto and may be improved or modified by those skilled in the art within the scope of the technical idea of the present invention.
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