KR100335483B1 - Method for forming spacer of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a spacer of a semiconductor device is provided to prevent the defect of a pattern of a gate electrode by forming a spacer formation material deposited on a gate electrode thicker than the spacer formation material deposited on a gate oxide layer. CONSTITUTION: A gate oxide layer(21) and a conductive layer are formed on a semiconductor substrate(11). Gate electrodes(41,31) are formed on a predetermined region of the gate oxide layer by patterning the conductive layer. The gate oxide layer of both sides of the gate electrodes(41,31) is exposed simultaneously. A spacer formation material is deposited on an entire surface of the semiconductor substrate(11). The thickness of the spacer formation material deposited on the gate electrodes(41,31) is thicker than the thickness of the spacer formation material deposited on the gate oxide layer. A spacer(61) is formed at a sidewall of the gate electrodes(41,31) by performing an anisotropic etch process for the spacer formation material.

Description

반도체 소자의 스페이서 형성방법Spacer Formation Method of Semiconductor Device

본 발명은 반도체 소자의 스페이서 형성방법에 관한 것으로, 특히 게이트 전극의 패턴 불량을 방지할 수 있는 스페이서 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a spacer of a semiconductor device, and more particularly to a method of forming a spacer capable of preventing a pattern defect of a gate electrode.

일반적으로 CVD(Chemical Vapor Deposion)의 반응 방식에는 두가지로 구분할 수 있다.In general, there are two types of reaction methods of CVD (Chemical Vapor Deposion).

첫 번째는 기상 중에 존재하는 반응 기체가 기상(gas phase) 중에서 반응을하여 고장(solid phase)을 형성시키는 균일 반응(homogeneous reaction)이고, 두 번째는 반응 기체가 반응실 벽의 표면이나 기판의 표면에 흡착된 후 흡착된 반응물이 표면에서 반응하여 표면에 고상을 형성하는 불균일 반응(heterogeneous reaction)이다.The first is a homogeneous reaction in which the reaction gas present in the gas phase reacts in the gas phase to form a solid phase. The second is the reaction gas surface of the reaction chamber wall or the surface of the substrate. It is a heterogeneous reaction in which a reactant adsorbed on the surface reacts on the surface to form a solid phase on the surface.

균일 반응에 의하여 형성된 박막은 반응 중 파티클을 많이 함유하고 균일도(conformality)가 나쁘다. 반면 불균일 반응에 의하여 형성된 박막은 양호한 균일도를 나타낸다.The thin film formed by the homogeneous reaction contains a lot of particles during the reaction and has poor uniformity. On the other hand, the thin film formed by the heterogeneous reaction shows good uniformity.

따라서, 양호한 균일도를 얻기 위해서는 균일 반응을 최대한 억제시키고 불균일 반응에 의하여 박막을 형성하여야 한다.Therefore, in order to obtain good uniformity, the uniform reaction should be suppressed as much as possible and a thin film should be formed by the heterogeneous reaction.

제1A도 내지 제1D도는 종래 기술에 의한 스페이서 형성방법을 설명하기 앞서 두께의 균일도가 좋은 박막과 나쁜 박막의 형상을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating the shape of a thin film having a good uniformity of thickness and a bad thin film before explaining a spacer forming method according to the prior art.

제1A도는 균일도가 좋은 박막을 나타낸 단면도로서, 참조번호 1은 소정 영역에 단차를 갖는 기판, 2는 상기 기판(1) 상에 형성된 박막을 각각 나타낸다. 이 경우는 주로 불균일 반응에 의해서 박막이 형성된 경우로서 상기 기판(1) 표면에서의 반응 기체의 확산 속도가 빠르기 때문에 박막이 균일하게 증착된다.1A is a cross-sectional view showing a thin film having good uniformity, reference numeral 1 denotes a substrate having a step in a predetermined region, and 2 denotes a thin film formed on the substrate 1, respectively. In this case, the thin film is formed mainly by the heterogeneous reaction, and the thin film is uniformly deposited because of the high diffusion rate of the reaction gas on the surface of the substrate 1.

제1B도는 균일도가 나쁜 박막의 일예를 나타낸 단면도로서, 참조 번호 3은 소정 영역에 단차를 갖는 기판, 4는 상기 기판(3) 상에 형성된 박막을 나타낸다. 이 경우는 주로 균일 반응에 의해서 박막이 형성된 경우로서 상기 기판(3) 표면에서의 반응 기체의 확산 속도가 느릴 뿐만 아니라 평균 자유 경로가 짧기 때문에 상기 기판의 단차 끝 부분에 박막이 두껍게 형성된 경우이다.1B is a cross-sectional view showing an example of a thin film having poor uniformity, reference numeral 3 denotes a substrate having a step in a predetermined region, and 4 denotes a thin film formed on the substrate 3. In this case, the thin film is formed mainly by the homogeneous reaction, and the thin film is formed thick at the stepped end of the substrate because not only the diffusion rate of the reaction gas on the surface of the substrate 3 is slow but also the average free path is short.

제1C도는 균일도가 나쁜 박막의 다른 예를 나타낸 단면도로서, 참조번호 5은 소정 영역에 단차를 갖는, 6은 상기 기판(5) 상에 형성된 박막을 나타낸다. 이 경우도 주로 균일 반응에 의해서 박막이 형성된 경우로서 상기 기판(5) 표면에서의 반응 기체의 확산 속도가 느리지만 평균 자유 경로가 길기 때문에 제1B도와는 약간 다른 모양을 하게 된다. 그러나 역시 상기 기판(5)의 단차 끝 부분에 박막이 두껍게 형성된다.FIG. 1C is a cross-sectional view showing another example of a thin film having poor uniformity, wherein reference numeral 5 denotes a thin film formed on the substrate 5 having a step in a predetermined region. Also in this case, the thin film is formed mainly by the homogeneous reaction, and the diffusion rate of the reaction gas on the surface of the substrate 5 is slow, but the average free path is long, so that the shape is slightly different from that of 1B. However, a thin film is also formed at the end of the step of the substrate 5.

제1D도는 균일도가 나쁜 박막의 또 다른 예를 나타낸 단면도로서, 참조번호 7은 소정 영역이 돌출된 부위를 갖는 기판, 8은 상기 기판(7)상에 1C도에서 설명한 기구에 의해서 형성된 박막을 각각 나타낸다. 이 경우는 돌출된 부위의 폭이 좁기 때문에 충분한 표면확산이 되지 않는 경우에는 돌출된 부위 상에 증착된 박막의 두께가 돌출되지 않은 부위상에 증착된 박막의 두께보다 더 두껍게 형성된다. 이러한 현상은 제1B도에서 설명한 기구에 의해서 형성된 박막에서도 마찬가지로 나타난다.FIG. 1D is a cross-sectional view showing another example of a thin film having poor uniformity, reference numeral 7 denotes a substrate having a portion protruding from a predetermined region, and 8 denotes a thin film formed on the substrate 7 by the mechanism described in FIG. 1C. Indicates. In this case, since the width of the protruding portion is narrow, if sufficient surface diffusion is not achieved, the thickness of the thin film deposited on the protruding portion is formed thicker than the thickness of the thin film deposited on the protruding portion. This phenomenon also appears in the thin film formed by the mechanism described in FIG. 1B.

이러한 균일 반응 및 불균일 반응은 반응 조건에 의해 정해진다. 따라서 반응 조건을 조절함으로써 박막의 균일도를 제어할 수 있다. 즉 이후에 설명될 스페이서 형성물질의 균일도를 제어할 수 있다.These homogeneous and heterogeneous reactions are determined by the reaction conditions. Therefore, the uniformity of the thin film can be controlled by adjusting the reaction conditions. That is, the uniformity of the spacer forming material to be described later may be controlled.

제2도 내지 제8도는 종래 기술에 의한 스페이서 형성방법을 설명하기 위한 단면도들이다.2 to 8 are cross-sectional views for explaining a spacer forming method according to the prior art.

제2도는 게이트 전극 및 스페이서 형성물질(50)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 반도체 기판(10) 상에 게이트 절연막(20)을 형성한다. 이어서, 상기 게이트 절연막(20) 상에 다결정 실리콘층(도시되지 않음) 및 실리사이드층(도시되지 않음)을 순차적으로 형성한다. 여기서 상기 실리사이드층은 WSix로 형성한다. 이어서 상기 실리사이드층 및 다결정 실리콘층을 패터닝하여 상기 게이트절연막(20)의 소정 영역 상에 다결정 실리콘층 패턴(30) 및 실리사이드층 패턴(40)이 적층된 구조를 갖는 게이트 전극을 형성함과 동시에 상기 게이트 전극 양 옆의 게이트 절연막을 노출시킨다. 다음에 상기 게이트 전극을 포함하는 기판 전면에 스페이서 형성물질(50), 예컨데 산화막을 약 2500Å 증착한다. 이때 상기 스페이서 형성물질(50)은 반응실에 SiH4, N2O, 및 N2기체를 1:25:19 의 부피비로 주입하고 전체 압력은 2.2torr, RF 전력은 1Kw, 기판온도는 400℃ 로하여 PECVD(Plasma Enhanced CVD) 방법으로 형성한다. 이 경우 상기 게이트 전극 상에 형성된 스페이서 형성물질의 두께(a)가 상기 노출된 게이트 절연막 상에 형성된 스페이서 형성물질의 두께(b)보다 더 두껍다. 그러나 그 두께의 비는 a:b ≒ 1.13:1 로서 매우 작다. 계속해서 상기 실리사이드층(40)을 결정화시키기 위하여 약 850℃에서 열처리한다. 이 경우 상기 스페이서 형성물질은 전체적으로 재성장(regrown)한다.FIG. 2 is a cross-sectional view for describing a step of forming the gate electrode and the spacer forming material 50. First, the gate insulating film 20 is formed on the semiconductor substrate 10. Subsequently, a polycrystalline silicon layer (not shown) and a silicide layer (not shown) are sequentially formed on the gate insulating film 20. Here, the silicide layer is formed of WSix. Subsequently, the silicide layer and the polycrystalline silicon layer are patterned to form a gate electrode having a structure in which the polycrystalline silicon layer pattern 30 and the silicide layer pattern 40 are stacked on a predetermined region of the gate insulating layer 20. The gate insulating film on both sides of the gate electrode is exposed. Next, a spacer forming material 50, such as an oxide film, is deposited on the entire surface of the substrate including the gate electrode. In this case, the spacer forming material 50 injects SiH 4 , N 2 O, and N 2 gas into the reaction chamber at a volume ratio of 1:25:19, the total pressure is 2.2torr, the RF power is 1Kw, and the substrate temperature is 400 ° C. It is formed by the plasma enhanced CVD (PECVD) method. In this case, the thickness (a) of the spacer formation material formed on the gate electrode is thicker than the thickness (b) of the spacer formation material formed on the exposed gate insulating film. However, the thickness ratio is very small as a: b ≒ 1.13: 1. Subsequently, heat treatment is performed at about 850 ° C. to crystallize the silicide layer 40. In this case, the spacer forming material is totally regrown.

제3도는 제2도의 결과물을 SEM(Scanning Electron Microspectroscopy)으로 관찰한 사진으로서, 제2도와 동일한 참조번호는 동일 부분을 나타낸다.FIG. 3 is a photograph of the resultant of FIG. 2 by SEM (Scanning Electron Microspectroscopy). Like reference numerals in FIG. 2 denote the same parts.

제4도는 스페이서(60)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 상기 스페이서 형성물질(50)을 이방성 식각하여 상기 게이트 절연막(20)을 노출시킴으로서 상기 게이트 전극의 측벽에 스페이서(60)를 형성한다. 이때 상기 게이트 전극 상에 형성된 스페이서 형성물질의 두께(a)와 상기 노출된 게이트 절연막 상에 형성된 스페이서 형성물질의 두께(b)의 비가 매우 작으므로 상기 게이트 전극 상에 형성된 스페이서 형성물질은 이방성 식각 시 모두 제거되어 게이트 전극의 표면이 노출된다.4 is a cross-sectional view for explaining a step of forming the spacer 60. Specifically, the spacer 60 is formed on the sidewall of the gate electrode by anisotropically etching the spacer forming material 50 to expose the gate insulating layer 20. In this case, the ratio of the thickness (a) of the spacer forming material formed on the gate electrode to the thickness (b) of the spacer forming material formed on the exposed gate insulating layer is very small, so that the spacer forming material formed on the gate electrode is anisotropically etched. All are removed to expose the surface of the gate electrode.

제5도는 제4도의 결과물을 SEM으로 관찰한 사진로서, 제4도와 동일한 참조번호는 동일 부분을 나타낸다. 제4도에 설명한 바와 같이 게이트 전극의 표면이 노출되었음을 볼 수 있다.FIG. 5 is a SEM photograph of the result of FIG. 4, wherein like reference numerals in FIG. 4 denote the same parts. As illustrated in FIG. 4, it can be seen that the surface of the gate electrode is exposed.

제6도는 층간 절연막(70)을 형성하는 단계를 설명하기 위한 단면도로서, 구체적으로 상기 스페이서(60)가 형성된 기판 전면에 층간 절연막(70), 예컨데 HTO(High Temperature Oxide)를 약 830℃에서 1600Å 정도 증착한다. 그러나 이때 상기 게이트 전극의 가장자리 부분에 있는 실리사이드층(40)이 상기 층간 절연막(70) 쪽으로 돌출하여 게이트 전극의 불량이 발생할 뿐만 아니라 이에 따라 상기 층간 절연막(70)도 국부적으로 돌출하게 된다.FIG. 6 is a cross-sectional view for explaining the step of forming the interlayer insulating film 70. Specifically, the interlayer insulating film 70, for example, HTO (High Temperature Oxide), is formed on the entire surface of the substrate on which the spacer 60 is formed at about 1600 ° C. To the extent deposited. However, at this time, the silicide layer 40 at the edge of the gate electrode protrudes toward the interlayer insulating film 70, so that the gate electrode is not defective, and the interlayer insulating film 70 also locally protrudes.

제7도 및 제8도는 제6도의 결과물을 SEM으로 관찰한 사진으로서, 제7도에서 화살표로 표시한 부분은 상기 게이트 전극의 가장자리 부분에 있는 실리사이드층이 상기 층간 절연막(70) 쪽으로 돌출한 것을 나타낸다. 또한 제8도에서 화살표로 표시한 부분은 상기 실리사이드층이 상기 층간 절연막(70) 쪽으로 돌출함에 따라 상기 층간 절연막(70)이 국부적으로 돌출한 것을 나타낸다.7 and 8 are SEM photographs of the result of FIG. 6, and the part indicated by arrows in FIG. 7 shows that the silicide layer at the edge of the gate electrode protrudes toward the interlayer insulating film 70. Indicates. In FIG. 8, the portion indicated by the arrow indicates that the interlayer insulating layer 70 protrudes locally as the silicide layer protrudes toward the interlayer insulating layer 70.

상술한 바와 같이 종래 기술에 의한 스페이서 형성방법은 게이트 전극의 형태를 변형시키며, 이에 따른 층간 절연막의 표면 모폴로지(morphology)를 나쁘게 한다.As described above, the spacer forming method according to the related art deforms the shape of the gate electrode, thereby deteriorating the surface morphology of the interlayer insulating film.

따라서 본 발명의 목적은, 게이트 절연막 상의 스페이서 형성물질이 게이트 전극 상의 스페이서 형성물질보다 더 두껍도록 형성함으로써 스페이서 형성 시 게이트 전극 상에 소정 두께를 갖는 스페이서 형성물질을 남겨 게이트 전극의 형태가 변형되는 것을 방지하는 데 있다.Therefore, an object of the present invention is to form a spacer forming material on the gate insulating layer thicker than the spacer forming material on the gate electrode, leaving the spacer forming material having a predetermined thickness on the gate electrode when the spacer is formed to deform the shape of the gate electrode. To prevent it.

상기 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,

반도체 기판;Semiconductor substrates;

상기 반도체 기판 상에 게이트 산화막 및 도전막을 순자적으로 형성하는 단계;Sequentially forming a gate oxide film and a conductive film on the semiconductor substrate;

상기 도전막을 패터닝하여 상기 게이트 절연막의 소정 영역 상에 상기 도전막으로 이루어진 게이트 전극을 형성함과 동시에 상기 게이트 전극 양 옆의 게이트 절연막을 노출시키는 단계;Patterning the conductive film to form a gate electrode made of the conductive film on a predetermined region of the gate insulating film, and simultaneously exposing gate insulating films on both sides of the gate electrode;

상기 게이트 전극이 형성된 기판 전면에 상기 노출된 게이트 절연막상에 형성된 두께보다 상기 게이트 전극 상에 형성된 두께가 더 두꺼운 스페이서 형성물질을 증착하는 단계; 및Depositing a spacer forming material on the entire surface of the substrate on which the gate electrode is formed, the spacer forming material having a thickness greater than that formed on the exposed gate insulating layer; And

상기 게이트 전극 양 옆의 게이트 절연막은 노출시키고, 상기 게이트 전극 상에는 일정 두께의 스페이서 형성물질이 남도록 상기 스페이서 형성물질을 이방성 식각하여 상기 게이트 전극 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법을 제공한다.And forming an spacer on the sidewall of the gate electrode by anisotropically etching the spacer forming material so that the gate insulating film on both sides of the gate electrode is exposed, and the spacer forming material having a predetermined thickness remains on the gate electrode. Provided are a method of forming a spacer of an element.

이하, 본 발명의 바람직한 실시예를 침부한 도면들을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the drawings.

제9도 내지 제12도는 본 발명에 의한 스페이서 형성방법을 설명하기 위한 단면도들이다.9 to 12 are cross-sectional views illustrating a method of forming a spacer according to the present invention.

제9도는 게이트 전극 및 스페이서 형성물질(51)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 반도체 기판(11) 상에 게이트 절연막(21)을 형성한다. 이어서, 다결정 실리콘층(도시되지 않음) 및 실리사이드층(도시되지 않음)이 적층된 폴리사이드층으로 이루어진 도전막을 형성한다. 이때 상기 실리사이드층은 WSix로 형성한다. 이어서 상기 도전막 패터닝하여 상기 게이트 절연막(21)의 소정 영역 상에 상기 실리사이드층 패턴(41) 및 다결정 실리콘층 패턴(31)으로 이루어진 게이트 전극을 형성함과 동시에 상기 게이트 전극(21)의 양 옆의 게이트 절연막을 노출시킨다. 다음에 상기 게이트 전극이 형성된 기판 전면에 스페이서 형성물질(51), 예컨데 산화막을 약 2500Å 증착한다. 이때 상기 스페이서 형성물질은 반응실에 SiH4및 O2기체를 1:1 의 부피비로 주입하고 전체 압력은 약 0.1 torr, 기관의 온도는 약 420℃로 하여 형성한다. 이 경우 상기 게이트 전극 상에 형성된 스페이서 형성물질의 두께( c)와 상기 노출된 게이트 스페이서 형성물질 상에 형성된 스페이서 형성물질의 두께(d) 비는 약 c:d ≒ 1.33:1 이다. 계속해서 상기 실리사이드층(41)을 결정화시키기 위하여 약 850℃에서 열처리한다. 이 경우 상기 스페이서 형성물질은 전체적으로 재성장(regrown)한다.FIG. 9 is a cross-sectional view for describing a step of forming the gate electrode and the spacer forming material 51. First, the gate insulating layer 21 is formed on the semiconductor substrate 11. Next, a conductive film made of a polyside layer in which a polycrystalline silicon layer (not shown) and a silicide layer (not shown) are laminated is formed. In this case, the silicide layer is formed of WSix. Subsequently, the conductive layer is patterned to form gate electrodes formed of the silicide layer pattern 41 and the polycrystalline silicon layer pattern 31 on predetermined regions of the gate insulating layer 21, and at both sides of the gate electrode 21. The gate insulating film is exposed. Next, a spacer forming material 51, for example, an oxide film, is deposited on the entire surface of the substrate on which the gate electrode is formed. In this case, the spacer forming material is formed by injecting SiH 4 and O 2 gas into the reaction chamber at a volume ratio of 1: 1, the total pressure is about 0.1 torr, and the engine temperature is about 420 ° C. In this case, the ratio of the thickness c of the spacer forming material formed on the gate electrode to the thickness d of the spacer forming material formed on the exposed gate spacer forming material is about c: d ≒ 1.33: 1. Subsequently, heat treatment is performed at about 850 ° C. to crystallize the silicide layer 41. In this case, the spacer forming material is totally regrown.

제10도는 제9도의 결과물을 SEM으로 관찰한 사진으로서, 제9도와 동일한 참조번호는 동일 부분을 나타낸다.FIG. 10 is a SEM photograph of the result of FIG. 9, wherein like reference numerals in FIG. 9 denote the same parts.

제11도는 스페이서(61)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 상기 게이트 전극 양 옆의 게이트 절연막은 노출시키고, 상기 게이트 전극상에는 일정두께의 스페이서 형성물질이 남도록 상기 게이트 전극 측벽에 스페이서를 형성한다. 이는 상기 게이트 전극 상에 형성된 스페이서 형성물질과 상기 게이트 절연막 상에 형성된 스페이서 형성물질의 두께 차이가 클수록 용이하다. 즉 상술한 제1C도 또는 제1D도에서 설명한 것을 주 기구로하여 박막이 형성되도록 함으로써 스페이서 형성 시 용이하게 상기 게이트 전극 상에 소정 두께를 갖는 스페이서 형성물질을 남길 수 있다. 따라서 이후에 층간 절연막이 형성되는 단계(도시되지 않음)에서도 실리사이드층이 층간 절연막 쪽으로 돌출하지 못한다.11 is a cross-sectional view for explaining a step of forming the spacer 61. Specifically, a gate insulating film on both sides of the gate electrode is exposed, and a spacer is formed on the sidewall of the gate electrode so that a spacer forming material having a predetermined thickness remains on the gate electrode. This is easier as the thickness difference between the spacer forming material formed on the gate electrode and the spacer forming material formed on the gate insulating film increases. That is, the thin film is formed using the main mechanism described in FIGS. 1C or 1D as the main mechanism, and thus a spacer forming material having a predetermined thickness may be left on the gate electrode when the spacer is formed. Therefore, the silicide layer does not protrude toward the interlayer insulating film even after the interlayer insulating film is formed (not shown).

제12도는 제11도의 결과물을 SEM으로 관찰한 사진으로서, 제11도와 동일한 참조번호는 동일 부분을 나타낸다. 제11도에서 설명한 바와 같이 상기 게이트 전극 상에 소정 두께를 갖는 스페이서 형성물질이 남아있음을 볼 수 있다.FIG. 12 is a SEM photograph of the result of FIG. 11, and the same reference numerals in FIG. 11 denote the same parts. As described in FIG. 11, it can be seen that a spacer forming material having a predetermined thickness remains on the gate electrode.

상술한 본 발명의 실시예에 의하면, 게이트 절연막 보다 게이트 전극 상에 형성되는 스페이서 형성물질을 더 두껍게 형성함으로써 게이트 전극 측벽에 스페이서 형성 시 게이트 전극 상에 소정 두께를 갖는 스페이서 형성물질을 남긴다. 따라서 후속 공정으로 층간 절연막을 형성할 경우에 상기 층간 절연막 쪽으로 돌출하지 못하도록하여 게이트 전극의 패턴 불량을 방지 할 수 있다.According to the above-described embodiment of the present invention, the spacer forming material formed on the gate electrode is made thicker than the gate insulating film to leave the spacer forming material having a predetermined thickness on the gate electrode when the spacer is formed on the sidewall of the gate electrode. Therefore, when the interlayer insulating film is formed in a subsequent process, the pattern electrode of the gate electrode can be prevented by preventing the interlayer insulating film from protruding toward the interlayer insulating film.

본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea to which the present invention pertains.

제1A도 내지 제1D도는 종래 기술에 의한 스페이서 형성방법을 설명하기 앞서 두께의 균일도가 좋은 박막과 나쁜 박막의 형상을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating the shape of a thin film having a good uniformity of thickness and a bad thin film before explaining a spacer forming method according to the prior art.

제2도 내지 제8도는 종래 기술에 의한 스페이서 형성방법을 설명하기 위한 단면도들이다.2 to 8 are cross-sectional views for explaining a spacer forming method according to the prior art.

제8도 내지 제12도는 본 발명에 의한 스페이서 형성방법을 설명하기 위한 단면도들이다.8 to 12 are cross-sectional views illustrating a method of forming a spacer according to the present invention.

Claims (6)

반도체 기판;Semiconductor substrates; 상기 반도체 기판 상에 게이트 산화막 및 도전막을 순차적으로 형성하는 단계;Sequentially forming a gate oxide film and a conductive film on the semiconductor substrate; 상기 도전막을 패터닝하여 상기 게이트 절연막의 소정 영역 상에 상기 도전막으로 이루어진 게이트 전극을 형성함과 동시에 상기 게이트 전극 양 옆의 게이트 절연막을 노출시키는 단계;Patterning the conductive film to form a gate electrode made of the conductive film on a predetermined region of the gate insulating film, and simultaneously exposing gate insulating films on both sides of the gate electrode; 상기 게이트 전극이 형성된 기판 전면에 상기 노출된 게이트 절연막 상에 형성된 두께보다 상기 게이트 전극 상에 형성된 두께가 더 두꺼운 스페이서 형성물질을 증착하는 단계; 및Depositing a spacer forming material on the entire surface of the substrate on which the gate electrode is formed, the spacer forming material having a thickness greater than that formed on the exposed gate insulating layer; And 상기 게이트 전극 양 옆의 게이트 절연막은 노출시키고, 상기 게이트 전극 상에는 일정 두께의 스페이서 형성물질이 남도록 상기 스페이서 형성물질을 이방성 식각하여 상기 게이트 전극 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.And forming an spacer on the sidewall of the gate electrode by anisotropically etching the spacer forming material so that the gate insulating film on both sides of the gate electrode is exposed, and the spacer forming material having a predetermined thickness remains on the gate electrode. Method for forming a spacer of the device. 제1항에 있어서, 상기 스페이서 형성물질은 상기 게이트 전극 상에 형성된 두께와 상기 노출된 게이트 절연막 상에 형성된 두께비가 약 1.33 : 1 이상인 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.The method of claim 1, wherein the spacer forming material has a thickness ratio formed on the gate electrode and a thickness formed on the exposed gate insulating layer of about 1.33: 1 or more. 제1항에 있어서, 상기 스페이서 형성물질은 반응실에 SiH4및 O2기체를 1:1 의 부피비로 주입하고 전체 압력은 약 0.1 torr, 기판의 온도는 약 420℃로 하여 형성하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.The method of claim 1, wherein the spacer forming material is formed by injecting SiH 4 and O 2 gas into the reaction chamber at a volume ratio of 1: 1, the total pressure is about 0.1 torr, and the temperature of the substrate is about 420 ℃. A method of forming a spacer of a semiconductor device. 제1항에 있어서, 상기 도전막은 다결정 실리콘층 및 실리사이드층이 적층된 폴리사이드층으로 형성하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.The method of claim 1, wherein the conductive film is formed of a polyside layer in which a polycrystalline silicon layer and a silicide layer are stacked. 제4항에 있어서, 상기 실리사이드 충은 WSix 인 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.The method of claim 4, wherein the silicide charge is WSix. 제4항에 있어서, 상기 스페이서 형성물질을 증착하는 단계 이후에The method of claim 4, further comprising depositing the spacer forming material. 상기 실리사이드층을 결정화시키기 위하여 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.And thermally treating the silicide layer to crystallize the silicide layer.
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