KR100331857B1 - ESD protection circuit - Google Patents
ESD protection circuit Download PDFInfo
- Publication number
- KR100331857B1 KR100331857B1 KR1020000013117A KR20000013117A KR100331857B1 KR 100331857 B1 KR100331857 B1 KR 100331857B1 KR 1020000013117 A KR1020000013117 A KR 1020000013117A KR 20000013117 A KR20000013117 A KR 20000013117A KR 100331857 B1 KR100331857 B1 KR 100331857B1
- Authority
- KR
- South Korea
- Prior art keywords
- type impurity
- impurity region
- high concentration
- well
- region
- Prior art date
Links
- 230000003068 static effect Effects 0.000 claims abstract description 24
- 230000005611 electricity Effects 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims description 135
- 239000000758 substrate Substances 0.000 claims description 33
- 230000006378 damage Effects 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 100V 이상의 고전력 구동 반도체 회로의 정전기에 의한 소자 파괴를 방지하도록 한 정전기 보호회로에 관한 것으로서, 캐소드(cathode) 전극과 애노드(anode) 전극 사이에 N+, N-, P-, N-, P+으로 구성된 SCR 정전기 보호회로 또는 캐소드 전극과 애노드 전극 사이에 P+, P-, N-, P-, N+으로 구성된 SCR 정전기 보호회로를 구성함에 그 특징이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic protection circuit which prevents device destruction by static electricity of a high power driving semiconductor circuit of 100V or more, and includes N +, N-, P-, N-, between a cathode electrode and an anode electrode. An SCR electrostatic protection circuit composed of P + or an SCR electrostatic protection circuit composed of P +, P−, N−, P−, and N + is featured between the cathode electrode and the anode electrode.
Description
본 발명은 고전력 반도체 집적 회로에 관한 것으로, 특히 정전기(ESD : Electro Static Discharge)에 의한 소자 파괴를 방지하는데 적당한 정전기 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to high power semiconductor integrated circuits, and more particularly, to an electrostatic protection circuit suitable for preventing device destruction by electrostatic discharge (ESD).
일반적으로 고전력 반도체 집적회로에서 출력단으로 사용되는 고전력 소자의 구조적인 문제인 저농도에 기인한 고저항성에 의해 정전기가 인가되었을 때의 콘택(contact) 파괴 혹은 정션(junction) 파괴 등의 불량이 빈번히 발생하게 되며, 이로 인한 품질 저하가 초래된다.In general, due to high resistance due to low concentration, which is a structural problem of high power devices used as output terminals in high power semiconductor integrated circuits, defects such as contact breakage or junction breakage when static electricity is applied frequently occur. As a result, quality deterioration is caused.
따라서 정전기 보호회로는 내부 회로의 입력단 또는 출력단에 큰 전압이 갑자기 인가될 경우 내부 회로를 보호하기 위하여 구성하는 것으로서, 이때 갑작스런 큰 전압은 주로 정전기 방전(ESD :Electro Static Discharge)으로 인한 것이다.Therefore, the static electricity protection circuit is configured to protect the internal circuit when a large voltage is suddenly applied to the input terminal or the output terminal of the internal circuit, and the sudden large voltage is mainly due to electrostatic discharge (ESD).
한편, 정전기 보호회로에 사용되는 보호 소자는 주로 다이오드, 저항, 트랜지스터 등이 있으며, 최근에는 사이리스터(thyristor) 또는 규소 제어 정류기(SCR : Silicon Controlled Rectifier) 등을 사용한다.On the other hand, the protection element used in the electrostatic protection circuit mainly includes a diode, a resistor, a transistor, etc. Recently, a thyristor or a silicon controlled rectifier (SCR: Silicon Controlled Rectifier) is used.
도 1은 일반적인 정전기 보호회로를 나타낸 구조단면도이다.1 is a structural cross-sectional view showing a general static electricity protection circuit.
도 1에서와 같이, p형 반도체 기판(P-sub)(11)의 표면내에 형성되는 P-웰(P-well)(12)과, 상기 P-웰(12)의 일정영역에 형성되는 저농도 p형 불순물 영역(13) 및 저농도 n형 불순물 영역(14)과, 상기 저농도 p형 불순물 영역(13)의 일정영역에 형성되는 고농도 p형 불순물 영역(15)과, 상기 저농도 n형 불순물 영역(14)의 일정영역에 형성되는 고농도 n형 불순물 영역(16)과, 상기 고농도 p형 불순물 영역(15)에 전기적으로 연결되는 애노드(Anode) 전극(17)과, 상기 고농도 n형 불순물 영역(16)에 전기적으로 연결되는 캐소드(Cathod) 전극(18)으로 구성된다.As shown in FIG. 1, a P-well 12 formed in a surface of a p-type semiconductor substrate P-sub 11 and a low concentration formed in a predetermined region of the P-well 12. a p-type impurity region 13 and a low concentration n-type impurity region 14, a high concentration p-type impurity region 15 formed in a predetermined region of the low-concentration p-type impurity region 13, and the low concentration n-type impurity region ( A high concentration n-type impurity region 16 formed in a predetermined region 14, an anode electrode 17 electrically connected to the high concentration p-type impurity region 15, and the high concentration n-type impurity region 16. ) And a cathode electrode 18 that is electrically connected thereto.
여기서 상기 애노드 전극(17)과 캐소드 전극(18)은 절연막(19)에 의해 절연되어 있다.Here, the anode electrode 17 and the cathode electrode 18 are insulated by the insulating film 19.
도 2a는 일반적인 정전기 보호회로를 나타낸 심볼이고, 도 2b는 일반적인 정전기 보호회로의 동작 특성을 나타낸 그래프이다.2A is a symbol illustrating a general static electricity protection circuit, and FIG. 2B is a graph illustrating operating characteristics of a general static electricity protection circuit.
도 2a에서와 같이, 캐소드 전극과 애노드 전극 사이에 N+, N-, P-, P+ 구조의 PN 접합 다이오드(10)이다.As shown in FIG. 2A, there is a PN junction diode 10 having N +, N −, P −, and P + structures between the cathode electrode and the anode electrode.
도 2b에서와 같이, 일반적인 다이오드(Diode) 특성과 동일하며, PN 접합의 농도차에 따라 항복전압(breakdown voltage)이 결정되는 구조이다.As shown in FIG. 2B, the diode has the same characteristics as a general diode and has a structure in which a breakdown voltage is determined according to a concentration difference of a PN junction.
이하, 첨부된 도면을 참고하여 종래의 정전기 보호회로를 설명하면 다음과 같다.Hereinafter, a conventional static electricity protection circuit will be described with reference to the accompanying drawings.
도 3은 종래의 CMOS SCR 정전기 보호회로를 나타낸 구조단면도이다.3 is a structural cross-sectional view showing a conventional CMOS SCR static electricity protection circuit.
도 3에서와 같이, P-형 반도체 기판(21)의 표면내에 일정한 간격으로 형성되는 P-웰(P-well)(22) 및 N-웰(N-well)(23)과, 상기 P-웰(22)의 일정영역에 일정한 간격을 갖고 형성되는 제 1 고농도 p형 불순물 영역(24) 및 제 1 고농도 n형 불순물 영역(25) 및 제 2 고농도 n형 불순물 영역(26)과, 상기 N-웰(23)의 일정영역에 일정한 간격을 갖고 형성되는 제 2 고농도 p형 불순물 영역(27) 및 제 3 고농도 p형 불순물 영역(28) 및 제 3 고농도 n형 불순물 영역(29)과, 상기 제 1 고농도 n형 불순물 영역(25)과 제 2 고농도 불순물 영역(26) 사이의 반도체 기판(21)상에 형성되는 제 1 게이트(30)와, 상기 제 2 고농도 p형 불순물 영역(27)과 제 3 고농도 p형 불순물 영역(28) 사이의 반도체 기판(21)상에 형성되는 제 2 게이트(31)와, 상기 제 1 고농도 p형 불순물 영역(24) 및 제 1 고농도 n형 불순물 영역(25) 및 제 1 게이트(30)에 연결되는 접지라인(VSS)(32)과, 상기 제 2 고농도 n형 불순물 영역(26)과 제 2 고농도 p형 불순물 영역(27)에 연결되는 입력패드(I/O PAD)(33)와, 상기 제 2 게이트(31) 및 제 3 고농도 p형 불순물 영역(28) 및 제 3 n형 불순물 영역(29)에 연결되는 전원라인(VCC)(34)으로 구성된다.As shown in FIG. 3, a P-well 22 and an N-well 23 formed at regular intervals in the surface of the P-type semiconductor substrate 21 and the P- A first high concentration p-type impurity region 24, a first high concentration n-type impurity region 25, and a second high concentration n-type impurity region 26 formed at regular intervals in a predetermined region of the well 22, and the N The second high concentration p-type impurity region 27 and the third high concentration p-type impurity region 28 and the third high concentration n-type impurity region 29 formed at regular intervals in a predetermined region of the well 23, and A first gate 30 formed on the semiconductor substrate 21 between the first high concentration n-type impurity region 25 and the second high concentration impurity region 26, and the second high concentration p-type impurity region 27; The second gate 31 formed on the semiconductor substrate 21 between the third high concentration p-type impurity regions 28 and the first high concentration p-type impurity region 24 and the first high concentration n-type impurity region 25 ) And an input pad I / I connected to a ground line (VSS) 32 connected to the first gate 30, and the second high concentration n-type impurity region 26 and the second high concentration p-type impurity region 27. O PAD 33 and a power line (VCC) 34 connected to the second gate 31 and the third high concentration p-type impurity region 28 and the third n-type impurity region 29. .
여기서 상기 접지라인(32), 입력패드(33), 전원라인(34) 그리고 제 1 게이트(30) 및 제 2 게이트(31)는 각각 절연막(35)에 의해 절연되어 있다.The ground line 32, the input pad 33, the power line 34, and the first gate 30 and the second gate 31 are insulated from each other by the insulating layer 35.
도 4a는 종래의 정전기 보호를 위한 SCR 다이오드의 심볼이고, 도 4b는 SCR 다이오드의 동작 특성을 나타낸 그래프이다.Figure 4a is a symbol of a conventional SCR diode for electrostatic protection, Figure 4b is a graph showing the operating characteristics of the SCR diode.
도 4a에서와 같이, SCR 다이오드는 PNP 트랜지스터(36)와 NPN 트랜지스터(37) 그리고 제 1 저항(38) 및 제 2 저항(39)으로 구성된다.As shown in FIG. 4A, the SCR diode is composed of a PNP transistor 36, an NPN transistor 37, and a first resistor 38 and a second resistor 39.
먼저, PNP 트랜지스터(36)의 이미터는 캐소드 전극에 연결되고 콜렉터는 제 1 노드(A)에 연결되며 베이스는 제 2 노드(B)에 연결된다.First, the emitter of the PNP transistor 36 is connected to the cathode electrode, the collector is connected to the first node A and the base is connected to the second node B.
이어, PNP 트랜지스터(37)의 이미터는 애노드 전극에 연결되고 콜렉터는 제2 노드(B)에 연결되며 베이스는 제 1 노드(A)에 연결된다.Subsequently, the emitter of the PNP transistor 37 is connected to the anode electrode, the collector is connected to the second node B, and the base is connected to the first node A.
그리고 제 1 저항(38)은 캐소드 전극과 제 2 노드(B) 사이에 구성되고, 상기 제 2 저항(39)은 제 1 노드(A)와 애노드 전극 사이에 구성된다.The first resistor 38 is configured between the cathode electrode and the second node B, and the second resistor 39 is configured between the first node A and the anode electrode.
상기와 같이 구성된 SCR 다이오드는 정전기 보호회로로 사용하기에 이상적인 특성을 갖는다(도 4b). SCR은 트리거 전압에 의해 인에이블된다. SCR은 트리거 전압이 인가되면 신속이 턴온되어 반응함으로서 집적회로의 손상을 빠르게 방지할 수 있고, 극히 낮은 임피던스를 가지고 있어 사실상 단락 상태로 됨으로서 손상 전압이 회로에 인가되지 않도록 방지한다.The SCR diode configured as described above has ideal characteristics for use as an electrostatic protection circuit (FIG. 4B). SCR is enabled by the trigger voltage. The SCR quickly turns on and reacts when a trigger voltage is applied to quickly prevent damage to the integrated circuit, and has an extremely low impedance, effectively shorting out the circuit, thereby preventing the damage voltage from being applied to the circuit.
여기서 Vh는 홀드 전압이고, Vc는 트리거 전압이다.Where Vh is the hold voltage and Vc is the trigger voltage.
도 5는 종래의 SOI 기판과 트랜치 아이솔레이션을 이용한 정전기 보호회로를 나타낸 구조단면도이다.5 is a structural cross-sectional view showing a static electricity protection circuit using a conventional SOI substrate and trench isolation.
도 5에서와 같이, SOI(Silicon On Insulator) 기판(41)의 표면내에 형성되는 P-웰(42) 및 N-웰(43)과, 상기 P-웰(42) 및 N-웰(43) 사이의 반도체 기판(41) 표면내에 형성되는 STI(Shallow Trench Isolation)막(44)과, 상기 P-웰(42)의 일정영역에 형성되는 저농도 n형 불순물 영역(45)과, 상기 N-웰(43)의 일정영역에 형성되는 저농도 p형 불순물 영역(46)과, 상기 P-웰(42)의 일정영역에 일정한 간격을 갖고 형성되는 제 1 고농도 p형 불순물 영역(47) 및 제 1 고농도 n형 불순물 영역(48)과, 상기 저농도 n형 불순물 영역(45)의 일정영역에 형성되는 제 2 고농도 n형 불순물 영역(49)과, 상기 저농도 p형 불순물 영역(46)의 일정영역에 형성되는 제 2 고농도 p형 불순물 영역(50)과, 상기 N-웰(43)의 일정영역에 일정한 간격을 갖고형성되는 제 3 고농도 p형 불순물 영역(51) 및 제 3 고농도 n형 불순물 영역(52)과, 상기 제 1 고농도 n형 불순물 영역(48)과 제 2 고농도 n형 불순물 영역(49) 사이의 반도체 기판(41)상에 형성되는 제 1 게이트(52)와, 상기 제 2 고농도 p형 불순물 영역(50)과 제 3 고농도 p형 불순물 영역(51) 사이의 반도체 기판(41)상에 형성되는 제 2 게이트(53)와, 상기 제 1 고농도 p형 불순물 영역(47) 및 제 1 고농도 n형 불순물 영역(48) 및 제 1 게이트(52)에 연결되는 접지라인(54)과, 상기 제 2 고농도 n형 불순물 영역(49) 및 제 2 고농도 p형 불순물 영역(50)에 연결되는 입력패드(55)와, 상기 제 2 게이트(53) 및 제 3 고농도 p형 불순물 영역(51) 및 제 3 고농도 n형 불순물 영역(42)에 연결되는 전원라인(56)을 포함하여 구성된다.As shown in FIG. 5, the P-well 42 and the N-well 43 formed in the surface of the silicon on insulator (SOI) substrate 41, and the P-well 42 and the N-well 43 A shallow trench isolation (STI) film 44 formed in the surface of the semiconductor substrate 41 therebetween, a low concentration n-type impurity region 45 formed in a predetermined region of the P-well 42, and the N-well A low concentration p-type impurity region 46 formed in a predetermined region of 43 and a first high concentration p-type impurity region 47 and a first high concentration formed at regular intervals in a predetermined region of the P-well 42. It is formed in the n-type impurity region 48, the 2nd high concentration n-type impurity region 49 formed in the constant area | region of the said low concentration n-type impurity region 45, and the constant area of the said low concentration p-type impurity region 46. The second high concentration p-type impurity region 50 to be formed, and the third high concentration p-type impurity region 51 and the third high concentration n-type impurity region 52 formed at regular intervals in a predetermined region of the N-well 43. )and, A first gate 52 formed on the semiconductor substrate 41 between the first high concentration n-type impurity region 48 and the second high concentration n-type impurity region 49 and the second high concentration p-type impurity region ( A second gate 53 formed on the semiconductor substrate 41 between the 50 and the third high concentration p-type impurity regions 51, and the first high concentration p-type impurity region 47 and the first high concentration n-type impurity A ground line 54 connected to the region 48 and the first gate 52, and an input pad 55 connected to the second high concentration n-type impurity region 49 and the second high concentration p-type impurity region 50. And a power supply line 56 connected to the second gate 53, the third high concentration p-type impurity region 51, and the third high concentration n-type impurity region 42.
여기서 상기 SOI 기판(41)은 하부기판(41a), 절연막(41b), 상부기판(41c)이 차례로 적층되어 있는 기판이다.The SOI substrate 41 is a substrate in which the lower substrate 41a, the insulating film 41b, and the upper substrate 41c are sequentially stacked.
한편, 상기 접지라인(54), 입력패드(55), 전원라인(56), 그리고 제 1 게이트(52)와 제 2 게이트(53)는 절연막(57)에 의해 절연되어 있다.The ground line 54, the input pad 55, the power line 56, and the first gate 52 and the second gate 53 are insulated by the insulating layer 57.
상기와 같이 구성된 SOI 기판(41)과 STI막(44) 구조의 100V 이상의 항복전압을 갖는 고전압소자들은 입력패드(55)를 통해 정전기 스트레스(stress)가 인가될 때 소자 자체에서 해소 혹은 완충 역할을 하는 경로가 모두 P-N 접합 다이오드로 되어 있다.The high voltage devices having the breakdown voltage of 100 V or more having the SOI substrate 41 and the STI film 44 structure configured as described above may solve or buffer the element itself when an electrostatic stress is applied through the input pad 55. All paths are PN junction diodes.
따라서 높은 저항 성분과 높은 홀드 전압(Vh)으로 인해 ESD 내성이 약하여 ESD가 인가되었을 때 고전압 상태가 유지되어 소자의 파괴 혹은 품질 저하를 유발한다.Therefore, due to the high resistance component and the high hold voltage (Vh), the ESD resistance is weak, and when the ESD is applied, the high voltage state is maintained, which causes the device to be destroyed or degraded.
즉, 도면에서 화살표 방향과 같이 STI막(44)에 의해 정전기의 방전 경로가 차단된다.That is, the discharge path of the static electricity is blocked by the STI film 44 as shown by the arrow in the figure.
그러나 상기와 같은 종래의 정전기 보호회로에 있어서 다음과 같은 문제점이 있었다.However, in the conventional static electricity protection circuit as described above has the following problems.
즉, 정전기가 인가될 때 소자 자체에서 해소 혹은 완충 역할을 하는 경로가 모두 P-N 접합 다이오드로 되어 있어 높은 저항 성분과 높은 홀드(Hold) 전압(Vh)으로 인해 정전기 내성이 약하여 정전기가 인가되면 고전압 상태가 유지되어 소자의 파괴 혹은 품질 저하를 유발한다.That is, the paths that solve or buffer the device itself when the static electricity is applied are all PN junction diodes, and the high resistance component and the high hold voltage (Vh) weak the static resistance due to the high static voltage. Is maintained, causing destruction or deterioration of the device.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 100V 이상의 고전력 구동 반도체 회로의 정전기에 의한 소자 파괴를 방지하도록 한 정전기 보호회로를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-described problems, and an object thereof is to provide an electrostatic protection circuit which prevents device destruction by static electricity of a high power driving semiconductor circuit of 100V or more.
도 1은 일반적인 정전기 보호회로를 나타낸 구조단면도1 is a structural cross-sectional view showing a general static electricity protection circuit
도 2a는 일반적인 정전기 보호회로를 나타낸 심볼2A is a symbol showing a general static electricity protection circuit
도 2b는 일반적인 정전기 보호회로의 동작 특성을 나타낸 그래프2b is a graph showing the operation characteristics of a general static electricity protection circuit
도 3은 종래의 CMOS SCR 정전기 보호회로를 나타낸 구조단면도3 is a structural cross-sectional view showing a conventional CMOS SCR static electricity protection circuit.
도 4a는 종래의 정전기 보호를 위한 SCR 다이오드의 심볼4A is a symbol of a conventional SCR diode for electrostatic protection.
도 4b는 SCR 다이오드의 동작 특성을 나타낸 그래프4b is a graph showing operation characteristics of an SCR diode
도 5는 종래의 SOI 기판과 트랜치 아이솔레이션을 이용한 정전기 보호회로를 나타낸 구조단면도5 is a structural cross-sectional view showing a static electricity protection circuit using a conventional SOI substrate and trench isolation.
도 6은 본 발명에 의한 정전기 보호회로를 나타낸 구조단면도6 is a structural cross-sectional view showing an electrostatic protection circuit according to the present invention;
도 7a 내지 도 7b는 본 발명에 의한 정전기 보호회로를 나타낸 심볼7A to 7B are symbols showing an electrostatic protection circuit according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
61 : SOI 기판 62 : P-웰61: SOI substrate 62: P-well
63 : N-웰 64 : STI막63: N-well 64: STI film
65,73 : 저농도 n형 불순물 영역 66,74 : 저농도 p형 불순물 영역65,73 low concentration n-type impurity region 66,74 low concentration p-type impurity region
67,70,71 : 고농도 p형 불순물 영역 68,69,72 : 고농도 n형 불순물 영역67,70,71: high concentration p-type impurity region 68,69,72: high concentration n-type impurity region
75,76 : 게이트 77 : 접지라인75, 76: gate 77: ground line
78 : 입력패드 79 : 전원라인78: input pad 79: power line
80 : 절연막80: insulating film
상기와 같은 목적을 달성하기 위한 본 발명에 의한 정전기 보호회로는 SOI 기판의 표면내에 형성되는 P-웰 및 N-웰과, 상기 P-웰 및 N-웰 사이의 반도체 기판 표면내에 형성되는 STI막과, 상기 P-웰의 일정영역에 형성되는 제 1 저농도 n형 불순물 영역과, 상기 N-웰의 일정영역에 형성되는 제 1 저농도 p형 불순물 영역과, 상기 P-웰의 일정영역에 일정한 간격을 갖고 형성되는 제 1 고농도 p형 불순물 영역 및 제 1 고농도 n형 불순물 영역과, 상기 제 1 저농도 n형 불순물 영역의 일정영역에 형성되는 제 2 고농도 n형 불순물 영역과, 상기 제 1 저농도 p형 불순물 영역의 일정영역에 형성되는 제 2 고농도 p형 불순물 영역과, 상기 N-웰의 일정영역에 일정한 간격을 갖고 형성되는 제 3 고농도 p형 불순물 영역 및 제 3 고농도 n형 불순물 영역과, 상기 P-웰의 일정영역에 상기 제 1 고농도 p형 불순물 영역과 제 1 고농도 n형 불순물 영역에 중첩되어 형성되는 제 2 저농도 n형 불순물 영역과, 상기 N-웰의 일정영역에 상기 제 3 고농도 p형 불순물 영역과 제 3 고농도 n형 불순물 영역에 중첩되어 형성되는 제 2 저농도 p형 불순물 영역과, 상기 제 1 고농도 n형 불순물 영역과 제 2 고농도 n형 불순물 영역 사이의 반도체 기판상에 형성되는 제 1 게이트와, 상기 제 2 고농도 p형 불순물 영역과 제 3 고농도 p형 불순물 영역 사이의 반도체 기판상에 형성되는 제 2 게이트와, 상기 제 1 고농도 p형 불순물 영역 및 제 1 고농도 n형 불순물 영역 및 제 1 게이트에 연결되는 접지라인과, 상기 제 2 고농도 n형 불순물 영역 및 제 2 고농도 p형 불순물 영역에 연결되는 입력패드와, 상기 제 2 게이트 및 제 3 고농도 p형 불순물 영역 및 제 3 고농도 n형 불순물 영역에 연결되는 전원라인을 포함하여 구성됨을 특징으로 한다.An electrostatic protection circuit according to the present invention for achieving the above object is a P-well and N-well formed in the surface of the SOI substrate, and an STI film formed in the surface of the semiconductor substrate between the P-well and N-well And a first low concentration n-type impurity region formed in a predetermined region of the P-well, a first low concentration p-type impurity region formed in a predetermined region of the N-well, and a constant interval in a predetermined region of the P-well. A first high concentration p-type impurity region and a first high concentration n-type impurity region, a second high concentration n-type impurity region formed in a predetermined region of the first low concentration n-type impurity region, and the first low concentration p-type impurity region A second high concentration p-type impurity region formed in a predetermined region of the impurity region, a third high concentration p-type impurity region and a third high concentration n-type impurity region formed at regular intervals in the predetermined region of the N-well, and the P -Prizes in certain areas of the well A second low concentration n-type impurity region formed to overlap the first high concentration p-type impurity region and the first high concentration n-type impurity region, and the third high concentration p-type impurity region and the third high concentration in a predetermined region of the N-well a second low concentration p-type impurity region overlapping the n-type impurity region, a first gate formed on a semiconductor substrate between the first high concentration n-type impurity region and the second high concentration n-type impurity region, and the second A second gate formed on the semiconductor substrate between the high concentration p-type impurity region and the third high concentration p-type impurity region, and a ground connected to the first high concentration p-type impurity region and the first high concentration n-type impurity region and the first gate A line, an input pad connected to the second high concentration n-type impurity region and the second high concentration p-type impurity region, the second gate and the third high concentration p-type impurity region, and the third high concentration n-type Including a power supply line connected to the impurity region is characterized by configured.
이하, 첨부된 도면을 참고하여 본 발명에 의한 정전기 보호회로를 상세히 설명하면 다음과 같다.Hereinafter, the electrostatic protection circuit according to the present invention with reference to the accompanying drawings in detail as follows.
도 6은 본 발명에 의한 정전기 보호회로를 나타낸 구조단면도이다.6 is a structural cross-sectional view showing a static electricity protection circuit according to the present invention.
도 6에서와 같이, SOI(Silicon On Insulator) 기판(61)의 표면내에 형성되는 P-웰(62) 및 N-웰(63)과, 상기 P-웰(62) 및 N-웰(63) 사이의 반도체 기판(61) 표면내에 형성되는 STI(Shallow Trench Isolation)막(64)과, 상기 P-웰(62)의 일정영역에 형성되는 제 1 저농도 n형 불순물 영역(65)과, 상기 N-웰(63)의 일정영역에 형성되는 제 1 저농도 p형 불순물 영역(66)과, 상기 P-웰(62)의 일정영역에 일정한 간격을 갖고 형성되는 제 1 고농도 p형 불순물 영역(67) 및 제 1 고농도 n형 불순물 영역(68)과, 상기 제 1 저농도 n형 불순물 영역(65)의 일정영역에 형성되는 제 2 고농도 n형 불순물 영역(69)과, 상기 제 1 저농도 p형 불순물 영역(66)의 일정영역에 형성되는 제 2 고농도 p형 불순물 영역(70)과, 상기 N-웰(63)의 일정영역에 일정한 간격을 갖고 형성되는 제 3 고농도 p형 불순물 영역(71) 및 제 3 고농도 n형 불순물 영역(72)과, 상기 P-웰(62)의 일정영역에 상기 제 1 고농도 p형 불순물 영역(67)과 제 1 고농도 n형 불순물 영역(68)에 중첩되어 형성되는 제 2 저농도 n형 불순물 영역(73)과, 상기 N-웰(63)의 일정영역에 상기 제 3 고농도 p형 불순물 영역(71)과 제 3 고농도 n형 불순물 영역(72)에 중첩되어 형성되는 제 2 저농도 p형 불순물 영역(74)과, 상기 제 1 고농도 n형 불순물 영역(68)과 제 2 고농도 n형 불순물 영역(69) 사이의 반도체 기판(61)상에 형성되는 제 1 게이트(75)와, 상기 제 2 고농도 p형 불순물 영역(70)과 제 3 고농도 p형 불순물 영역(71) 사이의 반도체 기판(61)상에 형성되는 제 2 게이트(76)와, 상기 제 1 고농도 p형 불순물 영역(67) 및 제 1 고농도 n형 불순물 영역(68) 및 제 1 게이트(75)에 연결되는 접지라인(77)과, 상기 제 2 고농도 n형 불순물 영역(69) 및 제 2 고농도 p형 불순물 영역(70)에 연결되는 입력패드(78)와, 상기 제 2 게이트(76) 및 제 3 고농도 p형 불순물 영역(71) 및 제 3 고농도 n형 불순물 영역(72)에 연결되는 전원라인(79)을 포함하여 구성된다.As shown in FIG. 6, the P-well 62 and the N-well 63 formed in the surface of the silicon on insulator (SOI) substrate 61, and the P-well 62 and the N-well 63. A shallow trench isolation (STI) film 64 formed in the surface of the semiconductor substrate 61 therebetween, a first low concentration n-type impurity region 65 formed in a predetermined region of the P-well 62, and the N A first low concentration p-type impurity region 66 formed in a predetermined region of the well 63 and a first high concentration p-type impurity region 67 formed at a predetermined interval in the predetermined region of the P-well 62. And a first high concentration n-type impurity region 68, a second high concentration n-type impurity region 69 formed in a predetermined region of the first low concentration n-type impurity region 65, and the first low concentration p-type impurity region. A second high concentration p-type impurity region 70 formed in a predetermined region of 66 and a third high concentration p-type impurity region 71 and a third formed at regular intervals in the predetermined region of the N-well 63; 3 high concentration n type Impurity region 72 and second low concentration n-type overlapping the first high concentration p-type impurity region 67 and the first high concentration n-type impurity region 68 in a predetermined region of P-well 62. Impurity region 73 and second low concentration p-type superimposed on the third high concentration p-type impurity region 71 and the third high concentration n-type impurity region 72 in a predetermined region of the N-well 63. A first gate 75 formed on the semiconductor substrate 61 between the impurity region 74 and the first high concentration n-type impurity region 68 and the second high concentration n-type impurity region 69 and the first gate 75. A second gate 76 formed on the semiconductor substrate 61 between the second high concentration p-type impurity region 70 and the third high concentration p-type impurity region 71 and the first high concentration p-type impurity region 67. And a ground line 77 connected to the first high concentration n-type impurity region 68 and the first gate 75, and the second high concentration n-type impurity region 69 and the second high concentration p. An input pad 78 connected to the impurity region 70 and a power line connected to the second gate 76 and the third high concentration p-type impurity region 71 and the third high concentration n-type impurity region 72. 79).
여기서 상기 접지라인(77), 입력패드(78), 전원라인(79) 그리고 제 1 게이트(75) 및 제 2 게이트(76)는 절연막(80)에 의해 절연되어 있다.Here, the ground line 77, the input pad 78, the power line 79, and the first gate 75 and the second gate 76 are insulated by the insulating layer 80.
한편, 상기 입력패드(78)를 통해 정전기 스트레스가 인가되면 제 2 고농도 n형 불순물 영역(69) 또는 제 2 고농도 p형 불순물 영역(70)으로부터 제 1 고농도 p형 불순물 영역(67) 또는 제 3 고농도 n형 불순물 영역(74)쪽으로 정전기를 방전한다.Meanwhile, when electrostatic stress is applied through the input pad 78, the first high concentration p-type impurity region 67 or the third high concentration n-type impurity region 69 or the second high concentration p-type impurity region 70 may be formed. Static electricity is discharged toward the high concentration n-type impurity region 74.
여기서 상기 SOI 기판(61)은 하부기판(61a), 절연막(61b), 상부기판(61c)이 차례로 적층되어 있는 기판이다.The SOI substrate 61 is a substrate in which a lower substrate 61a, an insulating film 61b, and an upper substrate 61c are sequentially stacked.
그리고 상기 제 1 저농도 n형 불순물 영역(65)은 제 1 게이트(75)와 소정부분이 중첩되고, 상기 제 1 저농도 p형 불순물 영역(66)은 제 2 게이트(76)와 소정부분이 중첩된다.A predetermined portion of the first low concentration n-type impurity region 65 overlaps the first gate 75, and a predetermined portion of the first low concentration p-type impurity region 66 overlaps the second gate 76. .
한편, 상기 P-웰(62)와 N-웰(63)은 SOI 기판(61)의 절연막(61b)의 표면까지 형성된다.On the other hand, the P-well 62 and the N-well 63 are formed to the surface of the insulating film 61b of the SOI substrate 61.
도 7a 내지 도 7b는 본 발명에 의한 정전기 보호회로를 나타낸 심볼이다.7A to 7B are symbols showing an electrostatic protection circuit according to the present invention.
도 7a 및 도 7b에서와 같이, 캐소드 전극과 애노드 전극 사이에 N+, N-, P-, N-, P+ 또는 캐소드 전극과 애노드 전극 사이에 P+, P-, N-, P-, N+으로 구성된 SCR 다이오드이다.As shown in FIGS. 7A and 7B, N +, N-, P-, N-, P + between the cathode electrode and the anode electrode, or P +, P-, N-, P-, N + between the cathode electrode and the anode electrode SCR diode.
즉, 도 7b에서와 같이, SCR 다이오드는 PNP 트랜지스터(81)와 NPN 트랜지스터(82) 그리고 제 1 저항(83) 및 제 2 저항(84)으로 구성된다.That is, as shown in FIG. 7B, the SCR diode is composed of a PNP transistor 81, an NPN transistor 82, a first resistor 83, and a second resistor 84.
먼저, PNP 트랜지스터(81)의 이미터는 캐소드 전극에 연결되고 콜렉터는 제 1 노드(A)에 연결되며 베이스는 제 2 노드(B)에 연결된다.First, the emitter of the PNP transistor 81 is connected to the cathode electrode, the collector is connected to the first node A, and the base is connected to the second node B.
이어, PNP 트랜지스터(82)의 이미터는 애노드 전극에 연결되고 콜렉터는 제 2 노드(B)에 연결되며 베이스는 제 1 노드(A)에 연결된다.Subsequently, the emitter of the PNP transistor 82 is connected to the anode electrode, the collector is connected to the second node B, and the base is connected to the first node A.
그리고 제 1 저항(83)은 캐소드 전극과 제 2 노드(B) 사이에 구성되고, 상기 제 2 저항(84)은 제 1 노드(A)와 애노드 전극 사이에 구성된다.The first resistor 83 is configured between the cathode electrode and the second node B, and the second resistor 84 is configured between the first node A and the anode electrode.
이상에서 설명한 바와 같이 본 발명에 의한 정전기 보호회로는 다음과 같은 효과가 있다.As described above, the electrostatic protection circuit according to the present invention has the following effects.
첫째, 고전력 반도체 소자의 ESD 불량을 차단하기 위해 특별한 추가 공정이 필요없다.First, no special steps are required to block ESD failures in high-power semiconductor devices.
둘째, 항복전압 190~250V의 특성을 가지는 고전압 소자의 ESD 보호에 탁월한 효과가 있다.Second, there is an excellent effect on the ESD protection of high voltage device having a breakdown voltage of 190 ~ 250V.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000013117A KR100331857B1 (en) | 2000-03-15 | 2000-03-15 | ESD protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000013117A KR100331857B1 (en) | 2000-03-15 | 2000-03-15 | ESD protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010091426A KR20010091426A (en) | 2001-10-23 |
| KR100331857B1 true KR100331857B1 (en) | 2002-04-09 |
Family
ID=19655493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000013117A KR100331857B1 (en) | 2000-03-15 | 2000-03-15 | ESD protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100331857B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7888739B2 (en) | 2005-02-07 | 2011-02-15 | Samsung Electronics Co., Ltd. | Electrostatic discharge circuit and method of dissipating an electrostatic current |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407574B1 (en) * | 2000-08-11 | 2003-12-01 | 삼성전자주식회사 | Protection device with a silicon-controlled rectifier |
| JP4685388B2 (en) * | 2004-09-06 | 2011-05-18 | Ｏｋｉセミコンダクタ株式会社 | Semiconductor device |
| KR100750588B1 (en) * | 2005-05-04 | 2007-08-20 | 삼성전자주식회사 | Electrostatic discharge protection device |
-
2000
- 2000-03-15 KR KR1020000013117A patent/KR100331857B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7888739B2 (en) | 2005-02-07 | 2011-02-15 | Samsung Electronics Co., Ltd. | Electrostatic discharge circuit and method of dissipating an electrostatic current |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010091426A (en) | 2001-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6236087B1 (en) | SCR cell for electrical overstress protection of electronic circuits | |
| US8039899B2 (en) | Electrostatic discharge protection device | |
| US6909149B2 (en) | Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies | |
| US6081002A (en) | Lateral SCR structure for ESD protection in trench isolated technologies | |
| US20030042498A1 (en) | Method of forming a substrate-triggered SCR device in CMOS technology | |
| US20050212051A1 (en) | Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies | |
| US8178948B2 (en) | Electrostatic discharge protection circuit | |
| US20030058027A1 (en) | Circuits and methods for electrostatic discharge protection in integrated circuits | |
| JP2006319330A (en) | Device for protecting from electrostatic discharge | |
| JPH06177330A (en) | Semiconductor device | |
| KR20040081055A (en) | Semiconductor device | |
| US10930641B2 (en) | Series connected ESD protection circuit | |
| EP1046193B1 (en) | An integrated circuit provided with esd protection means | |
| US5949094A (en) | ESD protection for high density DRAMs using triple-well technology | |
| US8598625B2 (en) | ESD protection device with tunable design windows | |
| JP3422313B2 (en) | Semiconductor device with built-in electrostatic protection circuit | |
| KR20090098237A (en) | Esd protection device having a stack type scr with high holding voltage | |
| US20180308836A1 (en) | Electrostatic discharge protection device and method for electrostatic discharge | |
| EP0822596A2 (en) | Improvements in or relating to integrated circuits | |
| KR100331857B1 (en) | ESD protection circuit | |
| TWI756092B (en) | Silicon-controlled rectifier | |
| CN112447703A (en) | Electrostatic discharge protection element | |
| KR19990074584A (en) | Semiconductor device with electrostatic discharge protection circuit | |
| KR20190133349A (en) | Esd protection semiconductor device | |
| KR100996173B1 (en) | Electrostatic discharge protection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080218 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |