KR100331284B1 - Memory device haved parallel test circuit - Google Patents
Memory device haved parallel test circuit Download PDFInfo
- Publication number
- KR100331284B1 KR100331284B1 KR1019990065204A KR19990065204A KR100331284B1 KR 100331284 B1 KR100331284 B1 KR 100331284B1 KR 1019990065204 A KR1019990065204 A KR 1019990065204A KR 19990065204 A KR19990065204 A KR 19990065204A KR 100331284 B1 KR100331284 B1 KR 100331284B1
- Authority
- KR
- South Korea
- Prior art keywords
- parallel
- test
- memory device
- data
- circuit
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 67
- 230000003362 replicative effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 description 11
- 230000015654 memory Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Abstract
본 발명은 병렬 테스트회로를 갖는 메모리장치에 관한 것으로서, 메모리장치가 고용량화되어 감에 따라 용량에 비례하여 테스트시간이 길어지는 문제점을 해결하기 위해 테스트시 직렬로 쓰기/읽기를 수행하던 방식을 메모리장치내부에 병렬쓰기회로(30), 병렬데이터 비교회로(40), 테스트모드 제어부(20)를 내장하여 병렬테스트 선택신호(TMS)에 따라 병렬로 쓰기/읽기를 수행하여 병렬로 테스트함으로써 테스트시간을 줄일 수 있는 이점이 있다.The present invention relates to a memory device having a parallel test circuit, and in order to solve the problem that the test time increases in proportion to the capacity as the memory device becomes higher in capacity, the memory device has a method of performing write / read in series during the test. The parallel writing circuit 30, the parallel data comparison circuit 40, and the test mode control unit 20 are built-in to perform writing / reading in parallel according to the parallel test selection signal TMS to test the test time in parallel. There is an advantage to reduce.
Description
본 발명은 병렬 테스트회로를 갖는 메모리장치에 관한 것으로서, 보다 상세하게는 메모리장치가 고용량화되어 감에 따라 용량에 비례하여 테스트시간이 길어지는 문제점을 해결하기 위해 테스트시 직렬로 쓰기/읽기를 수행하던 방식을 병렬로 쓰기/읽기를 할 수 있는 병렬 테스트회로를 갖는 메모리장치에 관한 것이다.The present invention relates to a memory device having a parallel test circuit, and more particularly, in order to solve the problem that the test time is lengthened in proportion to the capacity as the memory device becomes higher in capacity, the write / read in series during the test is performed. The present invention relates to a memory device having a parallel test circuit capable of writing / reading in parallel.
메모리장치는 데이터를 저장해 두고 필요할 때에 꺼내어 읽어볼 수 있는 장치를 일컫는 말로서 DRAM을 중심으로 하는 반도체 메모리장치로부터 마그네틱 디스크, 광학 디스크 등 다양한 종류가 있다. 이중에서도 반도체장치 메모리는 소형이며 높은 신뢰도 및 저렴한 가격이라는 장점 이외에도 상대적으로 고속 동작이 가능해서 매우 급속히 개발, 보급되고 있는 추세이다.The memory device refers to a device that stores data and can be read out when needed. There are various types of memory devices, such as DRAM-based semiconductor memory devices and magnetic disks and optical disks. Among them, semiconductor device memory is small, high reliability, and low price, in addition to the relatively high speed operation is being developed and spread very rapidly.
마그네틱 메모리나 광학 메모리에 비해 반도체 메모리는 용량면에서는 뒤떨어어지지만 동작 속도가 빠르기 때문에 CPU에 더욱 가까이 배치하여 빈번히 사용되는 데이터만을 저장하는 메모리장치로 사용된다.Compared to magnetic memory and optical memory, semiconductor memory is inferior in terms of capacity, but because of its fast operation speed, it is used as a memory device to store only frequently used data by placing closer to the CPU.
반도체 메모리는 컴퓨터, 통신시스템, 화상처리시스템 등에서 사용되는 데이타나 명령 등을 일시적 또는 영구적으로 저장하기 위하여 사용되는 것을 총칭하는 것으로써 RAM(Random Access Memory)과 ROM(Read Only Memory)로 크게 나눌 수 있다. RAM은 데이터를 임의로 써넣고 저장하며 읽어낼 수 있는 메모리로 전원이 끊기면 저장된 데이터가 소멸되는 소위 휘발성 기억소자인 반면에, ROM은 비록 데이터를 읽어낼 수 있을 뿐이지만 사용자가 칩에 데이터를 자유로이 써넣을 수 있는 프로그래밍이 가능한 PROM(Programmable ROM)과 1회만의 프로그래밍만 허용되는 OT-PROM(One Time Programmable ROM)으로 나누어진다.A semiconductor memory is a general term used to temporarily or permanently store data or instructions used in a computer, a communication system, an image processing system, etc., and can be roughly divided into a random access memory (RAM) and a read only memory (ROM). have. RAM is a so-called volatile memory device that randomly writes, stores, and reads data. When the power is cut off, so-called volatile memory device loses data. On the other hand, ROM can read data on the chip freely, even though the user can read data. It is divided into a programmable PROM (Programmable ROM) that can be inserted and an OT-PROM (One Time Programmable ROM) that allows only one programming.
OT-PROM은 공장에서 칩제조 공정시에만 프로그래밍할 수 있는 마스크 ROM과 사용자가 프로그래밍할 수 있는 퓨즈 ROM이 있으며, PROM의 경우는 EPROM(Erasable PROM)과 EEPROM(Electrically Erasable PROM)이 있다.The OT-PROM has a factory-programmable mask ROM and a user-programmable fuse ROM for the chip manufacturing process. The PROM is an erasable PROM (EPROM) and an electrically erasable PROM (EEPROM).
EPROM은 패키지에 부착된 석영 유리창을 통해서 자외선을 쪼여서 칩의 전체 셀을 한꺼번에 소거하는 것이며, EEPROM은 큰 전기장을 인가시 발생하는 터널링현상을 이용하여 소거하는 것을 가르킨다.EPROM refers to erasing the entire cell of a chip at once by irradiating UV light through a quartz glass window attached to the package. EEPROM refers to erasing using tunneling phenomena generated when a large electric field is applied.
위와 같은 메모리들을 제조할 때 각 공정 요소들은 제조된 반도체장치의 신뢰성에 많은 영향을 미친다. 따라서, 제조 공정의 각 단계에서 여러 가지의 실험 및 검사를 거쳐 원하는 형상, 도핑 상태 등을 형성하도록 조정되지만, 제조 공정의 아주 미세한 오차 하나 하나가 반도체장치의 동작에 큰 영향을 줄 수 있으므로, 제조된 반도체장치는 반드시 검사 단계를 거쳐 설계된 상태로 제조되었는가를 검사하여야 한다. 이 단계를 테스트(Test)라고 한다.When manufacturing the above memories, each process element has a great influence on the reliability of the manufactured semiconductor device. Therefore, each step of the manufacturing process is adjusted to form the desired shape, doping state, etc. through various experiments and inspections, but because every minute error of the manufacturing process can significantly affect the operation of the semiconductor device, The semiconductor device must be inspected to be manufactured in the designed state. This step is called test.
반도체장치의 테스트는 테스트를 위한 장비(탐침 스테이션, 테스터 등)를 사용하여 이루어지는 것이 보통이다. 반도체장치의 집적도가 증가함에 따라 테스트를 위한 기술도 테스트 비용 절감과 테스트 시간의 감소를 위해 같이 발전하여 왔으며, 따라서, 테스트 장비 또한 같이 발전하여, 최근에는 거의 자동화된 테스트 장비가 출현하게 되었다.Testing of semiconductor devices is usually done using equipment for testing (probe stations, testers, etc.). As the integration of semiconductor devices increases, the technology for testing has evolved to reduce test costs and test time, and thus, test equipment has also evolved, and recently, almost automated test equipment has emerged.
위와 같은 반도체장치의 테스트는 제조 공정이 끝난 다음, 이루어지는데 이때 불합격 판정을 받게되면 불량의 원인을 분석하기 위해 웨이퍼 테스트와 관련된 공정을 찾아 그 공정의 이상유무를 확인하고 불량 원인을 분석하여 제조공정에 반영함으로서 더욱 완벽한 반도체장치를 제조하도록 하고 있다.The test of the semiconductor device as described above is performed after the manufacturing process is completed. If the rejection test is received, the process related to the wafer test is found to analyze the cause of the defect. By reflecting in the above, a more perfect semiconductor device is manufactured.
이런 테스트를 모두 마치게 되면 에폭시 몰딩을 하여 패키지로 만들게 된다.When all of these tests are completed, the epoxy is molded into a package.
그런다음, 다시 이 패키지로 만들어진 메모리들은 실제 컴퓨터 등의 응용기기들에 장착하여 작동되는 상태를 테스트하기 위한 실장테스트를 진행하게 된다.Then, the packaged memories are put into a real-world test to test the operating state by mounting them on applications such as real computers.
도 1은 일반적인 메모리장치의 뱅크를 나타낸 도면이다.1 illustrates a bank of a general memory device.
여기에 도시된 바와 같이 제 0내지 제 3뱅크(B0,B1,B2,B3)를 갖는 메모리장치의 테스트시 직렬 쓰기/읽기 방식으로 테스트를 하게 되면 제 0뱅크(B0)에 쓰기 → 제 1뱅크(B1)에 쓰기 → 제 2뱅크(B2)에 쓰기 → 제 3뱅크(B3)에 쓰기 → 제 0뱅크(B0)로부터 읽기 → 제 1뱅크(B1)로부터 읽기 → 제 2뱅크(B2)로부터 읽기 → 제 3뱅크(B3)로부터 읽기를 수행하여 쓰기의 내용과 읽기의 내용을 서로 비교하여 패스와 페일 결과를 출력하게 된다.As shown here, when the memory device having the 0 to 3 banks B0, B1, B2, and B3 is tested in a serial write / read manner, the write to the 0th bank B0 is performed. Write to (B1) → Write to the second bank (B2) → Write to the third bank (B3) → Read from the 0th bank (B0) → Read from the first bank (B1) → Read from the second bank (B2) → The read from the third bank (B3) is performed to compare the contents of the writing with the contents of the reading and output the pass and fail results.
그런데, 위와 같이 직렬 쓰기/읽기 방식으로 메모리장치를 테스트하게 될 경우 메모리장치의 용량이 고용량화되어감에 따라 64Mbyte의 메모리장치를 테스트할 때보다 2배의 용량인 128Mbyte의 메모리장치를 테스트할 경우 테스트시간이 두배나 소요되는 문제점이 있다.However, when testing a memory device by serial write / read method as described above, when the memory device becomes higher in capacity, when testing a memory device of 128 Mbyte, which is twice as large as when testing a 64 Mbyte memory device, the test is performed. There is a problem that takes twice as long.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 메모리장치 내부에 병렬 테스트회로를 구비하여 각 뱅크에 병렬로 데이터를 쓰고 병렬로 데이터를 읽어 비교한 결과를 출력할 수 있는 모드를 내장시킴으로써 고용량의 메모리장치를 짧은 시간에 테스트할 수 있도록 한 병렬 테스트회로를 갖는 메모리장치를 제공함에 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a parallel test circuit inside a memory device to write data in parallel in each bank and to output the result of comparing and reading the data in parallel. The present invention provides a memory device having a parallel test circuit capable of testing a high-capacity memory device in a short time by incorporating a built-in mode.
도 1은 일반적인 메모리장치의 뱅크를 나타낸 도면이다.1 illustrates a bank of a general memory device.
도 2는 본 발명에 의한 병렬테스트회로를 갖는 메모리장치의 병렬테스트회로부분을 나타낸 블록구성도이다.Fig. 2 is a block diagram showing a parallel test circuit portion of a memory device having a parallel test circuit according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
10 : 메모리셀 20 : 테스트모드 제어부10: memory cell 20: test mode control unit
30 : 병렬쓰기회로 40 : 병렬데이터 비교회로30: parallel write circuit 40: parallel data comparison circuit
상기와 같은 목적을 실현하기 위한 본 발명은 다수개의 뱅크를 갖는 메모리장치에 있어서, 병렬 테스트모드 선택신호에 따라 병렬로 데이터를 복제하도록 하며 병렬로 데이터를 읽어 비교하도록 제어하는 테스트모드 제어부와, 테스트모드 제어부의 제어에 따라 입력된 테스트 데이터를 뱅크수만큼 데이터를 복제하여 병렬로 다수개의 뱅크에 데이터를 기록하는 병렬쓰기회로와, 테스트모드 제어부의 제어에 따라 다수개의 뱅크로부터 데이터를 병렬로 읽어 병렬쓰기회로에 의해 기록된 데이터와 비교한 결과를 출력하는 병렬데이터 비교회로를 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a memory device having a plurality of banks, including: a test mode controller configured to copy data in parallel according to a parallel test mode selection signal, and to control reading and comparing data in parallel; Parallel writing circuit which duplicates the test data input under the control of the mode control unit and writes the data to the multiple banks in parallel, and reads data in parallel from the multiple banks under the control of the test mode control unit. And a parallel data comparison circuit for outputting a result compared with the data recorded by the writing circuit.
위와 같이 이루어진 본 발명은 메모리장치를 병렬테스트하고자 할 때 병렬테스트모드 선택신호로써 테스트모드 제어부를 작동시켜 병렬쓰기회로에 의해 병렬로 데이터를 각 뱅크에 기록하도록 하고 병렬읽기회로를 통해 병렬로 데이터를 읽어 비교함으로써 빠른시간에 메모리를 테스트하도록 한다.The present invention made as described above operates the test mode control unit as a parallel test mode selection signal when the memory device is to be tested in parallel so that data can be written to each bank in parallel by a parallel write circuit and the data is read in parallel through a parallel read circuit. Read and compare to test memory quickly.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도 2는 본 발명에 의한 병렬테스트회로를 갖는 메모리장치의 병렬테스트회로부분을 나타낸 블록구성도이다.Fig. 2 is a block diagram showing a parallel test circuit portion of a memory device having a parallel test circuit according to the present invention.
여기에 도시된 바와 같이 제 0내지 제 3뱅크(B0,B1,B2,B3)를 갖는메모리셀(10)과, 병렬테스트모드 선택신호(TMS)에 따라 병렬로 데이터를 복제하도록 하며 병렬로 데이터를 읽어 비교하도록 제어하는 테스트모드 제어부(20)와, 테스트모드 제어부(20)의 제어에 따라 입력된 테스트 데이터를 뱅크 수만큼 데이터를 복제하여 병렬로 제 0내지 제 3뱅크(B0,B1,B2,B3)에 데이터를 기록하는 병렬쓰기회로(30)와, 테스트모드 제어부(20)의 제어에 따라 제 0내지 제 3뱅크(B0,B1,B2,B3)로부터 데이터를 병렬로 읽어 병렬쓰기회로(30)에 의해 기록된 데이터와 비교한 결과를 출력하는 병렬데이터 비교회로(40)로 이루어진다.As shown here, the memory cells 10 having the zero to third banks B0, B1, B2, and B3 and the data are copied in parallel according to the parallel test mode selection signal TMS. The test mode control unit 20 controls to read and compare the data, and the test data inputted according to the control of the test mode control unit 20 is duplicated by the number of banks so that the 0 to 3 banks B0, B1, and B2 are paralleled. Parallel writing circuit 30 for writing data into B3, and parallel writing circuit for reading data from the 0th to 3rd banks B0, B1, B2, and B3 in parallel under the control of the test mode control unit 20. It consists of a parallel data comparison circuit 40 which outputs the result of comparison with the data recorded by 30.
위와 같이 이루어진 본 실시예의 작동을 설명하면 다음과 같다.Referring to the operation of the present embodiment made as described above are as follows.
메모리장치를 병렬로 테스트하고자 할 때 병렬테스트모드 선택신호(TMS)를 입력함으로써 테스트모드 제어부(20)에서 병렬테스트를 수행할 수 있도록 제어신호를 병렬쓰기회로(30)로 출력하여 병렬쓰기회로(30)에서 입력되는 테스트 데이터(T_DATA)를 복제하여 병렬로 제 0뱅크 내지 제 3뱅크(B0,B1,B2,B3)에 동시에 기록한다.When the memory device is to be tested in parallel, a parallel test mode selection signal TMS is input to output a control signal to the parallel write circuit 30 so that the test mode controller 20 can perform parallel test. The test data T_DATA input from 30 is duplicated and simultaneously written in the 0th bank to the 3rd banks B0, B1, B2, and B3 in parallel.
그런다음, 병렬데이터 비교회로(40)에서 제 0뱅크 내지 제 3뱅크(B0,B1,B2,B3)에 기록된 데이터를 병렬로 읽어와 테스트모드 제어부(20)의 제어신호에 따라 병렬쓰기회로(30)에 의해 쓰여진 데이터와 비교하여 비교결과를 출력(T_OUT)하게 된다.Then, the data written in the 0th bank to the 3rd banks B0, B1, B2, and B3 are read in parallel by the parallel data comparison circuit 40, and the parallel write circuit is read according to the control signal of the test mode controller 20. FIG. The result of the comparison is output (T_OUT) in comparison with the data written by (30).
한편, 병렬테스트모드 선택신호(TMS)가 입력되지 않을 경우에는 테스트모드 제어부(20)에서 병렬 테스트를 위한 제어를 수행하지 않아 종래와 같이 직렬 쓰기/읽기 방식으로 작동되어 테스트가 이루어진다.On the other hand, when the parallel test mode selection signal (TMS) is not input, the test mode control unit 20 does not perform the control for the parallel test is operated in a serial write / read method as in the prior art, the test is performed.
상기한 바와 같이 본 발명은 메모리장치의 테스트시 병렬로 테스트할 수 있도록 메모리장치에 병렬 테스트를 위한 병렬쓰기회로, 병렬데이터 비교회로, 테스트모드 제어부를 포함함으로써 테스트 수행시 메모리셀의 각 뱅크에 병렬도 데이터를 쓰고 읽도록 하여 고용량의 메모리장치를 빠른 시간내에 테스트를 왼료할 수 있는 이점이 있다.As described above, the present invention includes a parallel write circuit for parallel testing, a parallel data comparison circuit, and a test mode control unit so that the memory device can be tested in parallel when the memory device is tested. In addition, the data can be written and read, so that a high-capacity memory device can be tested quickly.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065204A KR100331284B1 (en) | 1999-12-29 | 1999-12-29 | Memory device haved parallel test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065204A KR100331284B1 (en) | 1999-12-29 | 1999-12-29 | Memory device haved parallel test circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010065331A KR20010065331A (en) | 2001-07-11 |
| KR100331284B1 true KR100331284B1 (en) | 2002-04-06 |
Family
ID=19632408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065204A KR100331284B1 (en) | 1999-12-29 | 1999-12-29 | Memory device haved parallel test circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100331284B1 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216565A (en) * | 1989-02-17 | 1990-08-29 | Shikoku Nippon Denki Software Kk | Memory testing device |
| JPH04251355A (en) * | 1991-01-08 | 1992-09-07 | Toshiba Corp | Memory test system |
| JPH06119200A (en) * | 1992-10-03 | 1994-04-28 | Ricoh Co Ltd | Memory device and its test system |
| US5671392A (en) * | 1995-04-11 | 1997-09-23 | United Memories, Inc. | Memory device circuit and method for concurrently addressing columns of multiple banks of multi-bank memory array |
| US5959911A (en) * | 1997-09-29 | 1999-09-28 | Siemens Aktiengesellschaft | Apparatus and method for implementing a bank interlock scheme and related test mode for multibank memory devices |
| US5982684A (en) * | 1998-05-28 | 1999-11-09 | Intel Corporation | Parallel access testing of a memory array |
-
1999
- 1999-12-29 KR KR1019990065204A patent/KR100331284B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216565A (en) * | 1989-02-17 | 1990-08-29 | Shikoku Nippon Denki Software Kk | Memory testing device |
| JPH04251355A (en) * | 1991-01-08 | 1992-09-07 | Toshiba Corp | Memory test system |
| JPH06119200A (en) * | 1992-10-03 | 1994-04-28 | Ricoh Co Ltd | Memory device and its test system |
| US5671392A (en) * | 1995-04-11 | 1997-09-23 | United Memories, Inc. | Memory device circuit and method for concurrently addressing columns of multiple banks of multi-bank memory array |
| US5959911A (en) * | 1997-09-29 | 1999-09-28 | Siemens Aktiengesellschaft | Apparatus and method for implementing a bank interlock scheme and related test mode for multibank memory devices |
| US5982684A (en) * | 1998-05-28 | 1999-11-09 | Intel Corporation | Parallel access testing of a memory array |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010065331A (en) | 2001-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6345004B1 (en) | Repair analysis circuit for redundancy, redundant repairing method, and semiconductor device | |
| US6216241B1 (en) | Method and system for testing multiport memories | |
| US6182262B1 (en) | Multi bank test mode for memory devices | |
| US8201037B2 (en) | Semiconductor integrated circuit and method for controlling semiconductor integrated circuit | |
| US5475815A (en) | Built-in-self-test scheme for testing multiple memory elements | |
| KR20010037848A (en) | Semiconductor memory device and parallel bit test method thereof | |
| US20060156136A1 (en) | System for storing device test information on a semiconductor device using on-device logic for determination of test results | |
| EP1408516B1 (en) | A fuse blowing interface for a memory chip | |
| JPH0645451A (en) | Semiconductor memory | |
| KR20000028580A (en) | Non-volatile semiconductor memory ic | |
| US20050166111A1 (en) | Memory built-in self test circuit with full error mapping capability | |
| US6934205B1 (en) | Bist for parallel testing of on chip memory | |
| JPH09318707A (en) | Method and apparatus for test of semiconductor memory | |
| KR100458357B1 (en) | Test device for testing a memory | |
| EP0765522B1 (en) | Memory test system | |
| JP3031883B2 (en) | Inspection board capable of jointly inspecting integrated circuit devices operating in a merged data output mode and a standard operation mode | |
| KR100200481B1 (en) | Test circuit | |
| JP2002203399A (en) | Advance memory tester having post decoding function | |
| KR20010013920A (en) | Storage cell system and method for testing the function of storage cells | |
| KR100331284B1 (en) | Memory device haved parallel test circuit | |
| KR920001079B1 (en) | Method which tests memory material | |
| US7451368B2 (en) | Semiconductor device and method for testing semiconductor device | |
| KR20010036205A (en) | Memory test board | |
| KR100336156B1 (en) | Method and apparatus for testing counter and serial access memory | |
| JPH08306748A (en) | Inspection method for semiconductor element and manufacturing system of semiconductor element employing it |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |