KR100328897B1

KR100328897B1 - Microcomputer for display

Info

Publication number: KR100328897B1
Application number: KR1019980050782A
Authority: KR
Inventors: 히로시 오사와
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1997-11-26
Filing date: 1998-11-25
Publication date: 2002-05-09
Also published as: JPH11161234A; KR19990045580A; TW403878B; JP3263645B2

Abstract

소비 전류를 저감시킬 수 있음과 동시에 표시 화면의 변동을 확실하게 방지할 수 있는 표시용 마이크로 컴퓨터를 제공한다.The present invention provides a display microcomputer that can reduce current consumption and can reliably prevent display screen variations.

표시용 RAM(2)을 짝수 어드레스 영역 및 홀수 어드레스 영역으로 분할하고, 액정 표시를 행할 때에는, 표시용 RAM(2) 중의 대응하는 2개의 짝수 어드레스 및 홀수 어드레스로부터 도트 데이타가 동시에 출력되고, 래치 회로(12)에 래치된다. 래치 회로(12)의 래치 데이타는 16비트 단위로 래치 회로(13)에 순차 래치된다. 래치 회로(13)의 래치 데이타는 래치 회로(14)에 래치된다. 구동 회로(15)는 래치 회로(14)의 래치 데이타를 점등 또는 소등의 구동 신호로 변환하고, 액정 패널(1)에 캐릭터 표시를 행한다.When the display RAM 2 is divided into an even address area and an odd address area, and liquid crystal display is performed, dot data is simultaneously output from two corresponding even and odd addresses in the display RAM 2, and the latch circuit Latched at (12). The latch data of the latch circuit 12 is sequentially latched to the latch circuit 13 in units of 16 bits. The latch data of the latch circuit 13 is latched in the latch circuit 14. The drive circuit 15 converts the latch data of the latch circuit 14 into a drive signal of ON or OFF, and performs character display on the liquid crystal panel 1.

Description

Microcomputer for display {MICROCOMPUTER FOR DISPLAY}

본 발명은, 표시 패널(액정 패널 등)에 캐릭터(문자, 숫자, 도안 등)를 표시시키는데 적절한 표시용 마이크로 컴퓨터에 관한 것이다.The present invention relates to a display microcomputer suitable for displaying characters (letters, numbers, drawings, etc.) on a display panel (liquid crystal panel, etc.).

도 3은 종래의 표시용 마이크로 컴퓨터를 나타낸 블럭도이다.3 is a block diagram showing a conventional display microcomputer.

도 3에 있어서, 참조 번호(101)는 액정 패널이고, m개의 공통 전극과 n개의 세그먼트 전극을 매트릭스 배치하고, 공통 전극과 세그먼트 전극의 교점의 도트를 점등 또는 소등시켜 소정 캐릭터를 표시하는 것이다. 참조 번호(102)는 표시용 RAM이고, 액정 패널(101)의 1 화면분의 캐릭터를 구성하는 도트 데이타가 액정 패널(101)의 표시 위치에 1 대 1로 대응하는 어드레스에 기록되는 것이다. 표시용 RAM(102)에 기록됨과 동시에 판독되는 도트 데이타는, 논리치「1」일 때에 점등을 지시하고 또한 논리치「0」일 때에 소등을 지시하고, 액정 패널(101)의 1화면마다 표시하여야 할 내용으로 재기록된다. 또한, 표시용 RAM(102)으로부터의 도트 데이타의 판독 속도는, 액정 패널(101)의 1화면분의 액정 표시가 완료할 때까지의 주파수가 미리 정해진 교번 주파수가 되도록 설정되어 있다. 참조 번호(103)는 병렬 직렬 변환 회로이고, 표시용 RAM(102)으로부터 판독되는 워드 단위의 도트 데이타를 병렬 상태로부터 직렬 상태로 변환하는 것이다. 참조 번호(104)는 n비트의 시프트 레지스터이고, 병렬 직렬 변환 회로(103)로부터 출력되는 워드 단위의 직렬 데이타를 도트 클럭 DCLK에 동기하여 순차 시프트하고, 액정 패널(101)의 1행분의 도트 데이타를 보유하는 것이다. 참조 번호(105)는 n비트의 래치 회로이고, 시프트 레지스터(104)에 보유된 n비트의 도트 데이타를 래치 클럭 LCLK에 동기하여 래치하는 것이다. 참조 번호(106)는 구동 회로이고, 액정 패널(101)의 1행 단위로 공통 전극을 순차 선택함과 동시에 래치 회로(105)의 래치 데이타에 따라서 세그먼트 전극을 선택하는 것이다. 즉, 구동 회로(106)는 선택된 공통 전극과 세그먼트 전극의 교차 위치를 점등시킨다. 이 동작을 m회 반복하면, 액정 패널(101)의 1화면분의 캐릭터 표시가 완료한다.In Fig. 3, reference numeral 101 denotes a liquid crystal panel, in which m common electrodes and n segment electrodes are arranged in a matrix, and dots of intersection points of the common electrodes and the segment electrodes are turned on or off to display a predetermined character. Reference numeral 102 denotes a display RAM, in which dot data constituting a character for one screen of the liquid crystal panel 101 is recorded at an address corresponding to the display position of the liquid crystal panel 101 one-to-one. The dot data recorded in the display RAM 102 and read at the same time is instructed to light up when the logic value is "1", and to be off when the logic value is "0", and is displayed for each screen of the liquid crystal panel 101. It is rewritten as what should be done. In addition, the reading speed of the dot data from the display RAM 102 is set so that the frequency until the liquid crystal display for one screen of the liquid crystal panel 101 is completed is a predetermined alternating frequency. Reference numeral 103 denotes a parallel serial conversion circuit for converting dot data in word units read from the display RAM 102 from a parallel state to a serial state. Reference numeral 104 denotes an n-bit shift register, which sequentially shifts word data serially output from the parallel-serial conversion circuit 103 in synchronization with the dot clock DCLK, and dot data for one row of the liquid crystal panel 101. To hold. Reference numeral 105 denotes an n-bit latch circuit, which latches n-bit dot data held in the shift register 104 in synchronization with the latch clock LCLK. Reference numeral 106 denotes a driving circuit, which sequentially selects the common electrodes in units of one row of the liquid crystal panel 101 and selects segment electrodes in accordance with the latch data of the latch circuit 105. That is, the drive circuit 106 lights the intersection position of the selected common electrode and the segment electrode. If this operation is repeated m times, character display for one screen of the liquid crystal panel 101 is completed.

그런데, 액정 패널(101)의 공통 전극과 세그먼트 전극의 교차점은 용량 결합된 상태로 되어 있다. 도 4는, 공통 전극과 세그먼트 전극의 교차점에서의 전압의 변화 상태를 나타내고 있다. 도 4의 특성도의 횡축 t는 시간, 종축 V는 공통 전극과 세그먼트 전극의 교차점의 전압의 절대치를 나타내고, 사선 영역은 액정 패널(101)의 액정 표시가 변동되는 전압 범위를 나타내며, 주기 T는 액정 패널(101)의 1화면 표시에 요하는 시간(교번 주파수의 역수)을 나타내고 있다. 액정 패널(101)의 공통 전극과 세그먼트 전극의 교차점은, 공통 전극과 세그먼트 전극 사이에 소정 듀티 또한 소정 바이어스로 설정된 전압을 인가함으로써 점등한다. 그러나, 액정 패널(101)의 공통 전극과 세그먼트 전극 사이는 용량 결합되어 있기 때문에, 공통 전극과 세그먼트 전극 사이에 점등 전압을 1번 인가한 것만으로는, 공통 전극과 세그먼트 전극간의 전압의 절대치는 용량 결합에 기초하는 시상수에 따라서 파선과 같이 서서히 하강하여, 사선 영역에 들어가면 액정 패널(101)을 변동시키는 원인이 된다. 그래서, 액정 패널(101)의 공통 전극과 세그먼트 전극 사이에 점등 전압을 주기 T에서 반복하여 인가하여, 공통 전극과 세그먼트 전극간의 전압이 사선 영역까지 하강하는 것을 방지하고, 즉, 액정 패널(101)이 변동되는 것을 방지하고 있다.By the way, the intersection of the common electrode and the segment electrode of the liquid crystal panel 101 is in the state of capacitive coupling. 4 shows the state of change of the voltage at the intersection of the common electrode and the segment electrode. In the characteristic diagram of FIG. 4, the horizontal axis t represents time, the vertical axis V represents the absolute value of the voltage at the intersection point of the common electrode and the segment electrode, and the diagonal region represents the voltage range in which the liquid crystal display of the liquid crystal panel 101 varies. The time (inverse of the alternating frequency) required for the single screen display of the liquid crystal panel 101 is shown. The intersection of the common electrode and the segment electrode of the liquid crystal panel 101 is turned on by applying a voltage set between the common electrode and the segment electrode at a predetermined duty and a predetermined bias. However, since the capacitive coupling between the common electrode and the segment electrode of the liquid crystal panel 101 is performed, the absolute value of the voltage between the common electrode and the segment electrode is only required by applying the lighting voltage once between the common electrode and the segment electrode. It gradually descends like a broken line according to the time constant based on the coupling, and enters an oblique region, which causes the liquid crystal panel 101 to fluctuate. Thus, a lighting voltage is repeatedly applied between the common electrode and the segment electrode of the liquid crystal panel 101 at a period T to prevent the voltage between the common electrode and the segment electrode from dropping to an oblique region, that is, the liquid crystal panel 101. This fluctuation is prevented.

[문제점 1][Issue 1]

예를 들면, 액정 패널(101)이 세로 32도트 × 가로 80도트, 표시용 RAM(102)의 1워드가 8비트, 시프트 레지스터(104) 및 래치 회로(105)가 각각 80비트로 구성된 액정 표시 장치에 있어서, 교번 주파수를 75㎐로 설정한 경우(교번 주파수 75㎐는 액정 표시가 변동되지 않는 주파수), 액정 패널(101)의 1도트 표시를 위한 이상적인 주파수는 192㎑(=32×80×75㎐)가 된다. 실제는, 표시용 RAM(102)의 판독 시간, 병렬 직렬 변환 회로(103)의 변환 시간, 시프트 레지스터(104)의 시프트 시간, 래치 회로(105)의 래치 타이밍 시간 등이 걸리기 때문에, 액정 패널(101)의 1도트 표시를 위한 실제 주파수는 이상적인 주파수의 2배인 384㎑ 정도가 된다. 그러나, 액정 패널(101)의 1도트 표시에 요하는 주파수가 상기한 값까지 상승하면, 표시용 마이크로 컴퓨터의 소비 전류가 커지는 문제가 있었다.For example, a liquid crystal display device in which the liquid crystal panel 101 is 32 dots long x 80 dots wide, one word of the display RAM 102 is 8 bits, and the shift register 104 and the latch circuit 105 are each 80 bits. In the case where the alternating frequency is set to 75 kHz (the alternating frequency 75 kHz is the frequency at which the liquid crystal display does not change), the ideal frequency for the 1-dot display of the liquid crystal panel 101 is 192 kHz (= 32 x 80 x 75). I) Actually, since it takes a read time of the display RAM 102, a conversion time of the parallel-serial conversion circuit 103, a shift time of the shift register 104, a latch timing time of the latch circuit 105, and the like, the liquid crystal panel ( The actual frequency for the 1-dot display in 101 is about 384 kHz, which is twice the ideal frequency. However, when the frequency required for 1-dot display of the liquid crystal panel 101 rises to the above-mentioned value, there is a problem that the current consumption of the display microcomputer increases.

[문제점 2][Issue 2]

병렬 직렬 변환 회로(103) 및 시프트 레지스터(104)를 삭제하고, 표시용 RAM(102)의 판독 데이타를 1워드 단위로 순차 래치하는 래치 회로를 추가하면, 액정 패널(101)의 1도트 표시에 요하는 주파수는 48㎑(=384㎑÷8)로 되고, 표시용 마이크로 컴퓨터의 소비 전류를 [문제점 1]보다 작게 할 수 있다. 그런데, 마이크로 컴퓨터의 동작 발진원으로서는, RC/세라믹/수정 발진기 중 어느 하나가 사용된다. 예를 들면, RC/세라믹 발진기를 사용하는 경우, RC/세라믹 발진기의 발진 주파수를 표시 주파수(48㎑)까지 분주하면 좋지만, RC/세라믹 발진기는 그 자체의 소비 전류가 크기 때문에, 액정 표시용으로는 알맞지 않은 문제가 있었다. 한편, 수정 발진기는 그 자체의 소비 전류가 작지만, 발진 주파수(32㎑)를 표시 주파수(48㎑)로 체배(遞倍)할 수 없는 문제가 있었다. 특히, 수정 발진기의 발진 주파수로 도트 표시를 실행하면, 교번 주파수가 50㎐(=32㎑÷2÷10÷32)로 되고, 즉, 액정 패널(101)의 공통 전극과 세그먼트 전극의 교차점의 전압이 도 4의 사선 영역까지 하강하여, 액정 패널(101)의 캐릭터 표시가 변동되는 문제가 있었다.If the parallel serial conversion circuit 103 and the shift register 104 are deleted and a latch circuit for sequentially latching the read data of the display RAM 102 in units of one word is added to the one-dot display of the liquid crystal panel 101. The required frequency is 48 kHz (= 384 kHz ÷ 8), and the current consumption of the display microcomputer can be made smaller than [Problem 1]. By the way, as an operation oscillation source of a microcomputer, either RC / ceramic / crystal oscillator is used. For example, when using an RC / ceramic oscillator, it is good to divide the oscillation frequency of the RC / ceramic oscillator to the display frequency (48 kHz), but the RC / ceramic oscillator has a large current consumption for its liquid crystal display. There was an inadequate problem. On the other hand, the crystal oscillator has a small current consumption, but has a problem in that the oscillation frequency 32 kHz cannot be multiplied by the display frequency 48 kHz. Particularly, when dot display is performed at the oscillation frequency of the crystal oscillator, the alternating frequency becomes 50 Hz (= 32 ㎑ ÷ 2 ÷ 10 ÷ 32), that is, the voltage at the intersection of the common electrode and the segment electrode of the liquid crystal panel 101. There was a problem that the character display of the liquid crystal panel 101 fluctuated down to the oblique region of FIG. 4.

그래서, 본 발명은, 소비 전류가 작고 또한 표시 패널에 있어서의 캐릭터 표시가 변동되지 않는 표시용 마이크로 컴퓨터를 제공하는 것을 목적으로 한다.Therefore, an object of the present invention is to provide a display microcomputer in which the current consumption is small and the character display in the display panel does not change.

본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 표시 패널에 소정 캐릭터를 표시시키기 위한 캐릭터 데이타가 상기 표시 패널의 표시 위치에 1대1로 대응하는 어드레스에 기록되는 표시용 RAM과, 상기 표시용 RAM으로부터 판독된 캐릭터 데이타를 래치하는 제1 래치 회로와, 상기 제1 래치 회로의 래치 데이타에 대응하는 캐릭터를 상기 표시 패널에 표시시키는 구동 회로를 갖는 표시용 마이크로 컴퓨터에 있어서, 상기 표시용 RAM의 출력과 상기 제1 래치 회로의 입력 사이에, 상기 표시용 RAM으로부터 판독된 캐릭터 데이타를 복수 워드 단위로 래치하는 제2 래치 회로를 설치한 것을 특징으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and includes a display RAM in which character data for displaying a predetermined character on a display panel is recorded at an address corresponding to the display position of the display panel in a one-to-one correspondence; A display microcomputer having a first latch circuit for latching character data read from a RAM and a driving circuit for displaying a character corresponding to the latch data of the first latch circuit on the display panel, wherein the display RAM includes: Between the output and the input of the first latch circuit, a second latch circuit for latching character data read from the display RAM in units of plural words is provided.

또한, 표시 패널에 소정 캐릭터를 표시시키기 위한 캐릭터 데이타가 상기 표시 패널의 표시 위치에 1대1로 대응하는 어드레스에 기록되는 표시용 RAM과, 상기 표시용 RAM으로부터 판독된 캐릭터 데이타를 복수 비트 단위로 순차 래치하는 초단 래치 회로와, 상기 초단 래치 회로의 래치 데이타를 일괄로 래치하는 다음단 래치 회로와, 상기 다음단 래치 회로의 래치 데이타에 대응하는 캐릭터를 상기 표시 패널에 표시시키는 구동 회로를 구비하며, 상기 표시용 RAM은 복수 분할된 어드레스 영역과, 복수 분할된 어드레스 영역 중의 각 어드레스에 저장된 캐릭터 데이타를동시 에 출력할 수 있는 만큼의 출력 비트수를 갖는 것을 특징으로 한다. 특히, 상기 표시 패널에 소정 캐릭터를 표시시킬 때, 상기 표시용 RAM의 복수 분할된 어드레스영역 중의 대응된 각 어드레스를 동시에 어드레스 지정하는 어드레스 회로를 설치한 것을 특징으로 한다.The display RAM in which character data for displaying a predetermined character on the display panel is written at an address corresponding to the display position of the display panel one-to-one, and the character data read from the display RAM in units of plural bits. A first stage latch circuit for sequentially latching, a next stage latch circuit for latching latch data of the first stage latch circuit collectively, and a driver circuit for displaying a character corresponding to the latch data of the next stage latch circuit on the display panel; The display RAM has a plurality of output bits, and a number of output bits that can simultaneously output character data stored at each address among the plurality of divided address areas. Particularly, when a predetermined character is displayed on the display panel, an address circuit for simultaneously addressing each corresponding address in a plurality of divided address areas of the display RAM is provided.

도 1은 본 발명의 표시용 마이크로 컴퓨터를 설명하기 위한 회로 블럭도.1 is a circuit block diagram for explaining a display microcomputer of the present invention.

도 2는 표시용 마이크로 컴퓨터의 1머신 사이클을 나타낸 파형도.Fig. 2 is a waveform diagram showing one machine cycle of a display microcomputer.

도 3은 종래의 표시용 마이크로 컴퓨터를 설명하기 위한 회로 블럭도.3 is a circuit block diagram for explaining a conventional display microcomputer.

도 4는 액정 패널의 충방전 상태를 나타내는 특성도.4 is a characteristic diagram showing a charge / discharge state of a liquid crystal panel.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 액정 패널1: liquid crystal panel

2 : 표시용 RAM2: RAM for display

3, 4, 6, 7, 9, 10 : AND 게이트3, 4, 6, 7, 9, 10: AND gate

5, 8, 11 : OR 게이트5, 8, 11: OR gate

12, 13 : 래치 회로12, 13: latch circuit

본 발명의 상세를 도면에 따라서 구체적으로 설명한다.Details of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 표시용 마이크로 컴퓨터를 설명하기 위한 회로 블럭도이다. 도 1에 있어서, 참조 번호(1)는 액정 패널(표시 패널)이고, m개의 공통 전극과 n개의 세그먼트 전극을 매트릭스 배치하고, 공통 전극과 세그먼트 전극의 교점을 점등 또는 소등시켜 도트 표시를 행하는 것이다.1 is a circuit block diagram for explaining a display microcomputer of the present invention. In Fig. 1, reference numeral 1 denotes a liquid crystal panel (display panel), in which m common electrodes and n segment electrodes are arranged in a matrix, and dots are displayed by turning on or turning off intersections of the common electrodes and the segment electrodes. .

참조 번호(2)는 표시용 RAM이고, 액정 패널(1)의 1화면분의 캐릭터를 구성하는 도트 데이타가 액정 패널(1)의 표시 위치에 1대1로 대응하는 어드레스에 기록되는 것이다. 표시용 RAM(2)에 기록됨과 함께 판독되는 도트 데이타는, 논리치「1」일 때에 점등을 지시하고 또한 논리치「0」일 때에 소등을 지시하여, 액정 패널(1)의 1화면마다 표시하여야 할 내용으로 재기록된다. 또한, 표시용 RAM(2)으로부터의 도트 데이타의 판독 속도는, 액정 패널(1)의 1화면분의 액정 표시가 완료할 때까지의 주파수가 미리 정해진 교번 주파수가 되도록 설정되어 있다.Reference numeral 2 denotes a display RAM, and dot data constituting characters for one screen of the liquid crystal panel 1 are recorded at an address corresponding one-to-one to the display position of the liquid crystal panel 1. The dot data recorded and read in the display RAM 2 is instructed to light up when the logic value is "1", and is instructed to be off when the logic value is "0", and is displayed for each screen of the liquid crystal panel 1. It is rewritten as what should be done. In addition, the reading speed of the dot data from the display RAM 2 is set so that the frequency until the liquid crystal display for one screen of the liquid crystal panel 1 is completed becomes a predetermined alternating frequency.

표시용 RAM(2)은 어드레스 데이타의 최하위 비트 A0이 논리치「0」인 짝수 어드레스 영역, 및, 어드레스 데이타의 최하위 비트 A0이 논리치「1」인 홀수 어드레스 영역으로 2분할되고, 짝수 어드레스 영역 및 홀수 어드레스 영역의 도트 데이타를 판독하는 독립된 출력 단자를 갖고 있다. 즉, CPU의 프로그램으로 표시용RAM(2)을 어드레스 지정할 때에는, 종래대로 1개의 어드레스를 순차 지정하고, 액정 표시를 위한 어드레스 카운터로 표시용 RAM(2)을 어드레스 지정할 때에는, 어드레스 데이타의 하위 2비트째 A1 이후에서 정해지는 2개의 짝수 어드레스 및 홀수 어드레스를 동시에 지정한다. 그런데, 표시용 마이크로 컴퓨터의 프로그램 명령을 실행하기 위한 1머신 사이클은, 도 2에 도시한 바와 같이, S1∼S6의 6스테이트로 이루어진다. 1머신 사이클을 구성하는 S1, S3, S5는 CPU의 프로그램 카운터에 의한 표시용 RAM(2)의 어드레스 지정에 사용되고, S2, S4, S6(S1, S3, S5의 반전)은 액정 표시를 위한 어드레스 카운터에 의한 표시용 RAM(2)의 어드레스 지정에 사용된다. 즉, 표시용 RAM(2)의 어드레스 지정은 싱글 포트로 끝나고, 표시용 RAM(2)의 구성이 복잡해지는 것을 방지할 수 있다.The display RAM 2 is divided into an even address area in which the least significant bit A0 of the address data is a logical value "0", and an even address area in which the least significant bit A0 of the address data is a logical value "1". And independent output terminals for reading dot data in odd address areas. That is, when addressing the display RAM 2 with a program of the CPU, one address is sequentially designated as usual, and when the display RAM 2 is addressed with an address counter for liquid crystal display, the lower two of the address data are specified. Two even addresses and odd addresses determined after the bit A1 are specified at the same time. By the way, one machine cycle for executing program instructions of the display microcomputer is composed of six states of S1 to S6, as shown in FIG. S1, S3, S5 constituting one machine cycle are used for addressing the display RAM 2 by the CPU program counter, and S2, S4, S6 (inverting S1, S3, S5) are addresses for liquid crystal display. It is used for addressing the display RAM 2 by the counter. That is, addressing of the display RAM 2 ends with a single port, and it is possible to prevent the configuration of the display RAM 2 from becoming complicated.

AND 게이트(3, 4) 및 OR 게이트(5)로 이루어지는 전환 회로는, 1머신 사이클을 구성하는 S1, S3, S5의 논리합(S1+S3+S5)이 하이 레벨일 때, CPU에 의한 표시용 RAM(2)의 어드레스 지정 시에는, 어드레스 레지스터의 값 중 짝수 어드레스의 최하위 비트 A0(= 논리치「0」)을 표시용 RAM(2)의 어드레스 입력에 공급하고, 또한, 1머신 사이클을 구성하는 S2, S4, S6의 논리합(S2+S4+S6)이 하이 레벨일 때, 액정 표시를 위한 어드레스 카운터의 값과는 달리 고정된 최하위 비트 A0(= 논리치「0」)를 표시용 RAM(2)의 어드레스 입력으로 전환하여 공급하는 것이다. 한편, AND 게이트(6, 7) 및 OR 게이트(8)로 이루어지는 전환 회로는, 1머신 사이클을 구성하는 S1, S3, S5의 논리합(S1+S3+S5)이 하이 레벨일 때, CPU에 의한 표시용RAM(2)의 어드레스 지정 시에는, 어드레스 레지스터의 값 중 홀수 어드레스의 최하위 비트 A0(= 논리치「1」)를 표시용 RAM(2)의 어드레스 입력으로 공급하고, 또한, 1머신 사이클을 구성하는 S2, S4, S6의 논리합(S2+S4+S6)이 하이 레벨일 때, 액정 표시를 위한 어드레스 카운터의 값과는 달리 고정된 최하위 비트 A0(= 논리치「1」)을 표시용 RAM(2)의 어드레스 입력으로 전환하여 공급하는 것이다. 또한, CPU에 의한 표시용 RAM(2)의 어드레스 지정 시에는, 최하위 비트 A0는 1회의 어드레스 지정일 때에 논리치「1」 또는「0」중 어느 한쪽으로밖에 되지 않으므로, 표시용 RAM(2)의 짝수 및 홀수의 양쪽 어드레스 영역의 최하위 비트 A0가 동시에 확정되는 일은 없다. 따라서, CPU 측에서 표시용 RAM(2)을 어드레스 지정하는 경우에는, 짝수 또는 홀수 어드레스 중 어느 한쪽부터 판독이 행해진다. 이것에 대해, 액정 표시를 위한 어드레스 카운터의 값 중 최하위 비트 A0은, 표시용 RAM(2)의 짝수 및 홀수 어드레스 영역에서 각각 논리치「0」 및「1」에 항상 고정되어 있다. 따라서, 액정 표시측에서 표시용 RAM(2)을 어드레스 지정하는 경우에는, 1회의 어드레스 지정일 때마다 최하위 비트 A0를 제외한 어드레스 카운터의 값 An∼A1에 따라서 2개의 짝수 및 홀수 어드레스로부터 동시에 판독이 행해진다. AND 게이트(9, 10) 및 OR 게이트(11)로 이루어지는 전환 회로는, 1머신 사이클을 구성하는 S1, S3, S5의 논리합(S1+S3+S5)이 하이 레벨일 때, CPU에 의한 표시용 RAM(2)의 어드레스 지정 시에는, 최하위 비트 A0을 제외한 An∼A1을 표시용 RAM(2)의 어드레스 입력으로 공급하고, 또한, 1머신 사이클을 구성하는 S2, S4, S6의 논리합(S2+S4+S6)이 하이 레벨일 때, 액정 표시를 위한 어드레스 카운터의 값 중 최하위 비트 A0을 제외한An∼A1을 표시용 RAM(2)의 어드레스 입력으로 전환하여 공급하는 것이다. 이상 3개의 전환 회로를 설치함으로써, 1머신 사이클을 구성하는 S1∼S6의 타이밍에 따라서, CPU측에서 표시용 RAM(2)을 어드레스 지정하는 경우에는 표시용 RAM(2)의 짝수 또는 홀수 어드레스 중 어느 한쪽을 어드레스 지정하여 기록 또는 판독을 행하고, 액정 표시측에서 표시용 RAM(2)을 어드레스 지정하는 경우에는 표시용 RAM(2)의 1대1로 대응하는 2개의 짝수 및 홀수 어드레스 양쪽으로부터 판독을 행할 수 있다.The switching circuit composed of the AND gates 3 and 4 and the OR gate 5 is for display by the CPU when the logical sum (S1 + S3 + S5) of S1, S3, and S5 constituting one machine cycle is at a high level. When addressing the RAM 2, the least significant bit A0 (= logical value " 0 ") of the even address among the values of the address register is supplied to the address input of the display RAM 2, and one machine cycle is constituted. When the logical sum (S2 + S4 + S6) of S2, S4, and S6 is at a high level, unlike the value of the address counter for liquid crystal display, the fixed least significant bit A0 (= logical value "0") is displayed. Switch to the address input of 2) and supply. On the other hand, the switching circuit composed of the AND gates 6 and 7 and the OR gate 8 is driven by the CPU when the logical sum (S1 + S3 + S5) of S1, S3, and S5 constituting one machine cycle is at a high level. At the address designation of the display RAM 2, the least significant bit A0 (= logical value "1") of the odd address among the values of the address register is supplied to the address input of the display RAM 2, and further, one machine cycle is performed. When the logical sum (S2 + S4 + S6) of S2, S4, and S6 constituting the high level is high, the fixed least significant bit A0 (= logical value "1") is displayed, unlike the value of the address counter for liquid crystal display. The switching to the address input of the RAM 2 is supplied. In addition, at the time of addressing the display RAM 2 by the CPU, the least significant bit A0 is only one of the logical value "1" or "0" at the time of address designation. The least significant bits A0 of both the even and the odd address areas are not simultaneously determined. Therefore, when addressing the display RAM 2 on the CPU side, reading is performed from either of even or odd addresses. On the other hand, the least significant bit A0 of the value of the address counter for liquid crystal display is always fixed to logical values "0" and "1" in the even and odd address areas of the display RAM 2, respectively. Therefore, when addressing the display RAM 2 on the liquid crystal display side, reading is performed simultaneously from two even and odd addresses in accordance with the values An to A1 of the address counter excluding the least significant bit A0 for each addressing operation. All. The switching circuit composed of the AND gates 9 and 10 and the OR gate 11 is for display by the CPU when the logical sum (S1 + S3 + S5) of S1, S3, and S5 constituting one machine cycle is at a high level. In addressing the RAM 2, An to A1 excluding the least significant bit A0 are supplied to the address input of the display RAM 2, and a logical sum of S2, S4, and S6 constituting one machine cycle (S2 +). When S4 + S6) is at the high level, An to A1 excluding the least significant bit A0 among the values of the address counter for liquid crystal display are switched to the address input of the display RAM 2 and supplied. By providing the above three switching circuits, when the display RAM 2 is addressed on the CPU side in accordance with the timing of S1 to S6 constituting one machine cycle, the even or odd addresses of the display RAM 2 are used. When one of the addresses is addressed to write or read, and the display RAM 2 is addressed on the liquid crystal display side, reading is performed from both one-to-one corresponding two odd and odd addresses of the display RAM 2. Can be done.

그런데, CPU측에서의 표시용 RAM(2)의 어드레스 지정 시에 있어서의 판독 데이타는, 표시용 RAM(2)의 1워드분의 데이타 버스(도시하지 않음)를 통해 주변 회로(도시하지 않음)로 전송된다. 그러나, 표시용 RAM(2)의 짝수 및 홀수 어드레스 양쪽의 기록 데이타를 주변 회로로 전송할 수 있도록, 표시용 RAM(2)의 2워드분의 출력 단자를 1워드분의 데이타 버스와 접속하고, 즉, 표시용 RAM(2)의 2워드의 출력 단자를 전환하여 1워드분의 데이타 버스로 전송해야만 한다. 여기서, 표시용 RAM(2)는 프리차지형의 스태틱 RAM이고, 선택되어 있지 않은 짝수 또는 홀수 어드레스 중 어느 한쪽의 판독 데이타는 전 비트가 논리치「1」인 상태 그대로 변화하지 않아, 어드레스 지정되어 있지 않은 것이라고 판단되기 때문에, 표시용 RAM(2)의 2워드분의 출력 단자에 대해 1워드분의 데이타 버스를 겸용하더라도 아무런 지장은 없다.By the way, the read data at the address designation of the display RAM 2 on the CPU side is transferred to a peripheral circuit (not shown) via a data bus (not shown) for one word of the display RAM 2. do. However, in order to transfer write data of both even and odd addresses of the display RAM 2 to the peripheral circuit, two word output terminals of the display RAM 2 are connected with a data bus for one word, that is, The output terminal of two words of the display RAM 2 must be switched and transferred to the data bus for one word. Here, the display RAM 2 is a precharged static RAM, and the read data of any of the even or odd addresses that are not selected does not change as it is with all the bits having the logical value " 1 " Since it is judged not to be present, there is no problem even if a single word data bus is used for the two word output terminals of the display RAM 2.

참조 번호(12)는 2워드분의 래치 회로이고, 액정 표시일 때, 표시용 RAM(2)의 2개의 짝수 및 홀수 어드레스로부터 동시 출력되는 2워드분의 도트 데이타를 클럭 LCLK1에 동기하여 래치하는 것이다. 참조 번호(13)는 n비트의 래치 회로이고,2워드의 비트수를 단위로 하는 분할 블럭으로 이루어지며, 각 분할 블럭은 클럭 LCLK1의 발생 후 순차 발생하는 클럭 T1, T2, T3 …의 공급을 받는다. 즉, 래치 회로(13)는 래치 회로(12)의 래치 데이타를 단위로서 클럭 T1, T2, T3 …에 동기하여 순차 래치하는 것이다. 참조 번호(14)는 n비트의 래치 회로이고, 래치 회로(13)의 래치 데이타를 클럭 LCLK2에 동기하여 래치하는 것이다. 참조 번호(15)는 구동 회로이고, 액정 패널(1)의 1행 단위로 공통 전극을 순차 선택함과 동시에 래치 회로(14)의 래치 데이타에 따라서 세그먼트 전극을 선택하는 것이다. 즉, 구동 회로(15)는 선택된 공통 전극과 세그먼트 전극의 교차 위치를 점등시킨다. 이 동작을 m 회 반복하면, 액정 패널(101)의 1화면분의 캐릭터 표시가 완료한다.Reference numeral 12 denotes a latch circuit for two words, and in liquid crystal display, latches two-dot dot data simultaneously output from two even and odd addresses of the display RAM 2 in synchronization with the clock LCLK1. will be. Reference numeral 13 denotes a latch circuit of n bits, and is composed of a divided block in which the number of bits of two words is a unit, and each divided block includes clocks T1, T2, T3, which are sequentially generated after the generation of the clock LCLK1. Receive the supply of That is, the latch circuit 13 uses the latch data of the latch circuit 12 as a unit to clock T1, T2, T3... In order to latch in sequence. Reference numeral 14 denotes an n-bit latch circuit, which latches the latch data of the latch circuit 13 in synchronization with the clock LCLK2. Reference numeral 15 denotes a driving circuit, which sequentially selects the common electrodes in units of one row of the liquid crystal panel 1 and selects segment electrodes in accordance with the latch data of the latch circuit 14. That is, the drive circuit 15 lights up the intersection position of the selected common electrode and the segment electrode. If this operation is repeated m times, character display for one screen of the liquid crystal panel 101 is completed.

예를 들면, 액정 패널(1)이 세로 32도트 × 가로 80도트, 표시용 RAM(2)의 1워드가 8비트, 래치 회로(12)가 16비트, 래치 회로(13, 14)가 각각 80비트로 구성된 액정 표시 장치에 있어서, 교번 주파수의 최저 주파수를 75㎐로 설정한 경우(교번 주파수 75㎐는 액정 표시가 변동되지 않은 최저 보증 주파수로 한다)를 생각한다. 이 경우, 액정 패널(1)의 1도트 당 표시 주파수는 24㎑(=384㎑÷16)로 되고, 수정 발진기의 발진 주파수(32㎑)를 분주하여 얻을 수 있다. 또한, 수정 발진기를 사용하면, 교번 주파수는 100㎐(=32㎑÷2÷32÷5)로 되어 최저 주파수를 상회하기 때문에, 액정 표시가 변동되는 일은 없다.For example, the liquid crystal panel 1 is 32 dots long x 80 dots long, one word of the display RAM 2 is 8 bits, the latch circuit 12 is 16 bits, and the latch circuits 13 and 14 are each 80. In a liquid crystal display device composed of bits, a case where the minimum frequency of the alternating frequency is set to 75 Hz (the alternating frequency 75 Hz is assumed to be the lowest guaranteed frequency with no change in the liquid crystal display). In this case, the display frequency per dot of the liquid crystal panel 1 is set to 24 kHz (= 384 kHz / 16), and can be obtained by dividing the oscillation frequency (32 kHz) of the crystal oscillator. In addition, when the crystal oscillator is used, the alternating frequency becomes 100 Hz (= 32 kHz ÷ 2 ÷ 32 ÷ 5) and exceeds the minimum frequency, so that the liquid crystal display does not change.

이상에 의해, 종래와 마찬가지의 액정 표시를 행하는 경우, 소비 전류를 저감시킬 수 있고, 또한 액정 표시의 변동을 확실하게 방지할 수 있다.As described above, when performing the liquid crystal display similar to the conventional one, the current consumption can be reduced and the fluctuation of the liquid crystal display can be reliably prevented.

또, 본 발명의 실시예에 있어서는, 표시용 RAM(2)을 짝수 및 홀수 어드레스영역으로 2분할하였지만, 어드레스 데이타의 하위 2비트째 이상을 사용하여 2↑2(↑는 누승) 이상으로 분할하더라도 좋다.In the embodiment of the present invention, although the display RAM 2 is divided into two even and odd address areas, the display RAM 2 is divided into 2 < 2 > good.

본 발명에 따르면, 종래와 마찬가지의 표시 조건으로 표시 패널에 캐릭터 표시를 행하는 경우, 소비 전류를 저감시킬 수 있고, 또한, 표시 패널의 변동을 확실하게 방지할 수 있는 이점이 얻어진다.According to the present invention, when character display is performed on the display panel under the same display conditions as in the prior art, an advantage can be obtained that the current consumption can be reduced and the variation of the display panel can be reliably prevented.

Claims

A display RAM in which character data for displaying a predetermined character on a display panel is written at an address corresponding one-to-one to a display position of the display panel, and a first latch circuit for latching character data read from the display RAM. And a drive circuit for displaying a character corresponding to the latch data of the first latch circuit on the display panel, the display microcomputer comprising:

A display microcomputer is provided between the output of the display RAM and the input of the first latch circuit, a second latch circuit for latching character data read from the display RAM in units of a plurality of words. .

Display RAM in which character data for displaying a predetermined character on the display panel is recorded at an address corresponding to the display position of the display panel one-to-one;

An ultra-short latch circuit for sequentially latching character data read from the display RAM in units of a plurality of bits;

A next latch circuit for collectively latching latch data of the first latch circuit;

A driving circuit for displaying on the display panel a character corresponding to the latch data of the next stage latch circuit,

And said display RAM has a number of output bits that can simultaneously output a plurality of divided address regions and character data stored at respective addresses in the plurality of divided address regions.

The method of claim 2,

And an address circuit for simultaneously addressing each corresponding address in a plurality of divided address regions of said display RAM when displaying said predetermined character on said display panel.