KR100328844B1 - Fabrication method of isolation structure for semiconductor device - Google Patents
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Abstract
본발명은 반도체 소자의 전기적인 특성을 안정화하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 분리구조의 제조방법을 제공한다.The present invention provides a method of manufacturing a separation structure of a semiconductor device that can improve the reliability of the device by stabilizing the electrical characteristics of the semiconductor device.
본 발명은 반도체 기판의 소자분리영역에 대응하는 위치에 트렌치를 형성하는 공정과; 상기 트렌치의 내벽 및 저면에 붕소를 함유하는 박막을 형성하는 공정과; 상기 박막을 열처리하여 상기 박막의 붕소 이온을 상기 반도체 기판내로 드라이브 인하는 공정과; 상기 트렌치에 산화막을 채우는 공정을 포함하는 반도체 소자의 분리구조 제조방법을 제공한다.The present invention provides a method of forming a trench at a location corresponding to an isolation region of a semiconductor substrate; Forming a thin film containing boron on the inner wall and the bottom of the trench; Heat treating the thin film to drive in boron ions of the thin film into the semiconductor substrate; Provided is a method of manufacturing a separation structure of a semiconductor device comprising the step of filling the trench with an oxide film.
Description
본발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 분리구조의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a separate structure of a semiconductor device.
종래 반도체 소자의 분리 구조는 국소산화법(LOCOS; local oxidation of silicon)을 이용한 로코스 구조를 주로 이용하였으나, 로코스 구조는 그 특유의 버즈 ·비크 발생으로 인하여 소자의 집적도를 향상시키는데 한계가 있었다. 따라서 최근 더욱 집적화된 반도체 소자의 제조하기 위한 소자 분리구조로서 반도체 기판내에 트렌치 또는 그루브를 형성하고, 그 안에 절연물을 채우는 셜로우 트렌치 분리 구조(STI; shallow trench isolation) 또는 프로파일드 그루브 분리구조(PGI ; profiled groove isolation)가 개발되었으며 현재 상용화되고 있는 대부분의 디램(DRAM; dynamic random access memory) 소자는 그와 같은 소자 분리 구조를 채택하여 제조되고 있다.Conventionally, the isolation structure of a semiconductor device mainly uses a LOCOS structure using a local oxidation of silicon (LOCOS) method, but the LOCOS structure has a limitation in improving the integration of the device due to its unique buzz / beak generation. Therefore, a shallow trench isolation structure (STI; shallow trench isolation) or a profiled groove isolation structure (PGI) forming a trench or groove in a semiconductor substrate and filling an insulating material therein as a device isolation structure for manufacturing a more integrated semiconductor device in recent years. profiled groove isolation (DRAM) has been developed and most commercially available dynamic random access memory (DRAM) devices are manufactured by employing such device isolation structures.
도1은 일반적인 반도체 소자 특히 다이나믹 랜덤 액세스 메모리(DRAM; dynamic random access memory)의 셀어레이부의 평면도이다. 도면부호 100은 반도체 기판이고, 상기 반도체 기판(100)은 아일랜드상의 액티브 영역(101)과, 상기 액티브 영역(101)을 감싸고 있는 비액티브 영역(102)으로 구분된다. 상기 액티브 영역(101)들의 상면을 가로질러 게이트 전극(104)이 형성되어 있고, 상기 게이트 전극(104) 하방의 액티브 영역(101)의 표면에는 트랜지스터의 채널(105)이 형성된다.상기 게이트 전극(104)의 양측 액티브 영역(101)내에는 불순물이 주입되어 각각 소스(101a)/드레인(101b)이 형성된다. 상기 비액티브 영역(102)를 소자분리영역(102)이라고 한다. 도1에서 도면부호 101c는 불순물 공핍층이고, 101d는 채널의 중앙부이고, 105는 채널이 형성되는 영역을 각각 나타낸다.1 is a plan view of a cell array unit of a general semiconductor device, in particular, a dynamic random access memory (DRAM). Reference numeral 100 is a semiconductor substrate, and the semiconductor substrate 100 is divided into an active region 101 on an island and an inactive region 102 surrounding the active region 101. A gate electrode 104 is formed across the top surfaces of the active regions 101, and a channel 105 of a transistor is formed on the surface of the active region 101 under the gate electrode 104. Impurities are implanted into both active regions 101 of 104 to form a source 101a / drain 101b, respectively. The inactive region 102 is called an isolation region 102. In Fig. 1, reference numeral 101c denotes an impurity depletion layer, 101d denotes a central portion of a channel, and 105 denotes a region where a channel is formed.
도2는 액티브 영역(101)을 횡으로 가로지르는 IIa-IIa선에 따르는 종단면도이다. 도시된 바와 같이, 반도체 기판(100)의 액티브 영역(101)은 소자 분리 영역(102)에 의해 둘러싸여 있다. 상기 소자 분리영역(102)은 반도체 기판(100)을 소정 깊이까지(예를들면 약 0.5 ~ 0.8 ㎛) 식각하여 형성한 트렌치(102a)가 형성되어 있고, 상기 트렌치(102a)를 절연물(102b)이 채우고 있는 구조로 되어 있다. 상기 액티브 영역(101)에 해당하는 반도체 기판(100)내에는 소스(101a)와 드레인(101b)이 소정간격 이격하여 형성되어 있고, 상기 소스(101a)와 드레인(101b) 사이의 반도체 기판(100)의 상면에는 게이트절연막(103)과 게이트 전극(104)이 형성되어 있다.2 is a longitudinal cross-sectional view taken along line IIa-IIa transversely across the active region 101. As shown, the active region 101 of the semiconductor substrate 100 is surrounded by the isolation region 102. In the device isolation region 102, a trench 102a formed by etching the semiconductor substrate 100 to a predetermined depth (for example, about 0.5 to 0.8 μm) is formed, and the trench 102a is insulated from the insulator 102b. This structure is filled. A source 101a and a drain 101b are formed in the semiconductor substrate 100 corresponding to the active region 101 at predetermined intervals, and the semiconductor substrate 100 between the source 101a and the drain 101b is formed. ), A gate insulating film 103 and a gate electrode 104 are formed.
한편, 도1의 IIa-IIa선과 직교하는 방향으로 자르는 IIb-IIb선에 대한 종단면도는 도2b와 같다. 도시된 바와 같이, 반도체 기판(100)내에 트렌치(102a) 또는 그루브(102a)가 형성되어 있고, 상기 트렌치(102a) 또는 그루브(102a)를 절연물(102b)이 채우고 있으며, 상기 절연물(102b)로 채워진 영역(102)이 소자 분리영역에 해당한다. 상기 반도체 기판(100)의 상면에는 게이트 절연막(103)이 형성되어 있고, 상기 게이트 절연막(103)위에는 게이트 전극(104)가 형성되어 있다.In addition, the longitudinal cross-sectional view of the IIb-IIb line cut in the direction orthogonal to the IIa-IIa line of FIG. 1 is the same as FIG. As shown, a trench 102a or a groove 102a is formed in the semiconductor substrate 100, and the trench 102a or the groove 102a is filled with an insulator 102b and the insulator 102b. The filled region 102 corresponds to the device isolation region. A gate insulating layer 103 is formed on an upper surface of the semiconductor substrate 100, and a gate electrode 104 is formed on the gate insulating layer 103.
상기와 같은, 종래 STI 또는 PGI를 갖는 반도체 소자의 경우, 특히 그 반도체 소자가 N-채널 트랜지스터인 경우에는, 다음과 같은 문제점이 있었다. 즉 N-채널 트랜지스터는 일반적으로 P-형 반도체 기판 또는 P-형 웰내에 형성된다. 그런데, P-형 반도체 기판 또는 웰내의 불순물 특히 붕소이온은 쉽게 분리영역내로 편석(偏析)(segregation)하는 경향이 있으며, 결과적으로 분리영역 주변 즉 트렌치 측벽 근처의 액티브 영역(101)의 붕소 이온의 농도가 매우 낮아진다. 따라서 상기 트렌치(102a)의 측벽을 따라 상기 반도체 기판(100)내에 불순물 공핍층(101c)이 형성된다. 그 결과, 도2b의 채널(105) 중앙부(101d)에서는 게이트전극에 가해지는 전압의 크기에 따라 문턱전압 이상에서 채널이 정상적으로 형성되지만, 채널영역의 가장자리(101c)부위 즉 분리영역(102)에 인접한 부위에서는 문턱전압 이하의 전압에서도 쉽게 채널이 형성되는 현상이 발생한다. 그리하여, 서브 트레시홀드 커런트(subthreshold current)가 커지고, 서브 트레시 홀드 커런트 곡선이 험프를 갖게 되는등 반도체 소자의 전기적인 특성이 불안정하여 반도체 소자의 신뢰성이 저하되는 문제점이 있었다.In the case of the semiconductor device having the conventional STI or PGI as described above, particularly in the case where the semiconductor device is an N-channel transistor, there are the following problems. That is, the N-channel transistor is generally formed in a P-type semiconductor substrate or P-type well. By the way, impurities in the P-type semiconductor substrate or wells, particularly boron ions, tend to segregate easily into the isolation region, resulting in boron ions in the active region 101 around the isolation region, i.e. near the trench sidewalls. The concentration is very low. Therefore, an impurity depletion layer 101c is formed in the semiconductor substrate 100 along the sidewalls of the trench 102a. As a result, in the central portion 101d of the channel 105 of FIG. 2B, the channel is normally formed at or above the threshold voltage according to the magnitude of the voltage applied to the gate electrode. However, at the edge 101c of the channel region, that is, the isolation region 102. Adjacent sites easily form channels even at voltages below the threshold voltage. Thus, there is a problem in that the electrical characteristics of the semiconductor device are unstable and the reliability of the semiconductor device is deteriorated, such as a large subthreshold current and a subthreshold current curve.
상기와 같은 소자분리영역내의 붕소 이온 편석에 대한 대응책으로써, 1) 채널 영역에 펀치 쓰루 방지(punch-through suppression)를 위한 이온주입을 하거나 문턱전압조절용 이온주입을 실시할 때, 붕소이온의 주입량(dose)을 증가시키는 방법과 2) 트렌치의 측벽에 붕소 이온을 주입하는 방법들이 고안되었다.As a countermeasure against boron ion segregation in the device isolation region as described above, 1) When the ion implantation for punch-through suppression or the ion implantation for threshold voltage is applied to the channel region, the boron ion implantation amount ( dose) and 2) implantation of boron ions into the sidewalls of the trench.
그러나, 채널 영역의 이온주입시 이온주입량을 늘릴 경우, 채널영역 끝근방에서 전계강화에 따른 열적전류(Field Enhanced Thermionic Emission Current)로 인하여 누설전류가 증가하는 원인이 되는 문제점이 있다. 또, 채널 측벽에 붕소 이온을 주입하는 방법은, 후속하는 고온 열처리 공정이 수행되는 동안 소자 분리 영역내로 재차확산되는 경향이 있어, 채널 끝 근방의 붕소 이온 보충 효과는 미미한 것으로 알려져 있다.However, when the ion implantation amount is increased during ion implantation in the channel region, there is a problem that the leakage current increases due to the field enhanced thermionic emission current due to the electric field strengthening near the channel region end. In addition, the method of implanting boron ions into the sidewall of the channel tends to diffuse back into the device isolation region during the subsequent high temperature heat treatment process, so that the boron ion replenishment effect near the channel end is known to be insignificant.
본발명은 상기와 같은 문제점에 비추어 안출된 것으로, 반도체 소자의 전기적인 특성을 안정화하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 분리구조의 제조방법을 제공한다.The present invention has been made in view of the above problems, and provides a method for manufacturing a separation structure of a semiconductor device that can improve the reliability of the device by stabilizing the electrical properties of the semiconductor device.
본 발명은 상기와 같은 문제점에 비추어 안출된 것으로, 채널 끝 부분의 액티브 영역의 붕소 이온을 효과적으로 보충할 수 있는 반도체 소자의 분리구조의 제조방법을 제공한다.The present invention has been made in view of the above problems, and provides a method of manufacturing a separation structure of a semiconductor device capable of effectively replenishing boron ions in an active region of a channel end portion.
본발명의 목적을 달성하기 위하여, 반도체 기판의 소자분리영역에 대응하는 위치에 트렌치를 형성하는 공정과; 상기 트렌치의 내벽 및 저면에 붕소를 함유하는 박막을 형성하는 공정과; 상기 박막을 열처리하여 상기 박막의 붕소 이온을 상기 반도체 기판내로 드라이브 인하는 공정과; 상기 트렌치에 산화막을 채우는 공정을 포함하는 반도체 소자의 분리구조 제조방법을 제공한다.In order to achieve the object of the present invention, forming a trench in a position corresponding to the device isolation region of the semiconductor substrate; Forming a thin film containing boron on the inner wall and the bottom of the trench; Heat treating the thin film to drive in boron ions of the thin film into the semiconductor substrate; Provided is a method of manufacturing a separation structure of a semiconductor device comprising the step of filling the trench with an oxide film.
도1은 종래 반도체 소자의 평면레이아웃이다.1 is a planar layout of a conventional semiconductor device.
도2a는 도1의 IIa-IIa선에 따른 종단면도이다.FIG. 2A is a longitudinal sectional view taken along line IIa-IIa in FIG.
도2b는 도1의 IIb-IIb선에 따른 종단면도이다.FIG. 2B is a longitudinal sectional view taken along the line IIb-IIb in FIG.
도3a내지 도3g는 본발명에 따른 반도체 소자의 분리구조의 제조공정 순서를 나타내는 종단면도이다.3A to 3G are longitudinal sectional views showing a manufacturing process sequence of the isolation structure of a semiconductor device according to the present invention.
도4는 TSUPREM-IV 프로그램에 따른 트렌치 측벽 근방의 붕소 이온의 프로파일의 시뮬레이션 결과를 나타낸다.4 shows simulation results of the profile of boron ions near the trench sidewalls according to the TSUPREM-IV program.
도5a, 도5b, 도5c는 반도체 기판 표면으로부터 0.038㎛, 0.119㎛, 0.225㎛ 깊이에서의 붕소 이온의 농도를 나타내는 그래프들이다.5A, 5B and 5C are graphs showing the concentration of boron ions at a depth of 0.038 μm, 0.119 μm, and 0.225 μm from the surface of the semiconductor substrate.
***** 도면부호의 설명 ********** Explanation of Drawings *****
100 : 반도체 기판 101 : 액티브 영역100 semiconductor substrate 101 active region
101a : 소스 101b : 드레인101a: source 101b: drain
101c : 불순물 공핍층 101d : 채널의 중앙부101c: impurity depletion layer 101d: center portion of channel
102 : 비액티브 영역, 소자격리영역102: inactive area, device isolation area
102a : 트렌치 102b : 절연물102a: trench 102b: insulator
103 : 게이트 절연막 104 : 게이트 전극103: gate insulating film 104: gate electrode
300 : 반도체 기판 301 : 패드산화막300: semiconductor substrate 301: pad oxide film
302 : 질화막 303 : 트렌치302 nitride film 303 trench
304 : 붕소 함유막 305 : 산화막304: boron-containing film 305: oxide film
306 : 붕소 도핑층306 boron doped layer
401 : 트렌치 내부 402 : 액티브 영역401 inside the trench 402 active area
본발명의 반도체 소자 분리구조의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a method for manufacturing a semiconductor device isolation structure of the present invention is as follows.
먼저, 도3a와 같이, 먼저 반도체 기판(300)위에 패드산화막(301)을 형성한다. 상기 패드 산화막(301)은 열산화법에 의해 실리콘 기판을 산화함으로써 형성할 수도 있고, 화학기상증착법을 이용하여 증착할 수도 있다. 상기 패드산화막(301)위에 실리콘 질화막(302)을 증착한다.First, as shown in FIG. 3A, a pad oxide film 301 is first formed on a semiconductor substrate 300. The pad oxide film 301 may be formed by oxidizing a silicon substrate by thermal oxidation, or may be deposited using chemical vapor deposition. A silicon nitride film 302 is deposited on the pad oxide film 301.
다음으로, 도3b에 도시된 바와 같이, 상기 실리콘 질화막(302) 및 패드 산화막(301)을 선택적으로 식각하여, 소자 분리 영역에 상응하는 부위의 반도체 기판(300)의 상면을 노출시킨다.Next, as illustrated in FIG. 3B, the silicon nitride film 302 and the pad oxide film 301 are selectively etched to expose the top surface of the semiconductor substrate 300 at a portion corresponding to the device isolation region.
다음으로, 도3c에 도시한 바와 같이, 상기 질화막(302)를 식각 마스크로하여 상기 반도체 기판(300)을 소정 깊이까지 식각하여 트렌치(303)를 형성한다.Next, as shown in FIG. 3C, the trench 303 is formed by etching the semiconductor substrate 300 to a predetermined depth using the nitride film 302 as an etching mask.
다음으로, 트렌치(301)를 형성하기 위한 식각 공정에서 손상된 반도체 기판(300)의 표면의 손상을 복구(또는 회복)하기 위하여 1050℃, O2분위기에서 어릴링하여 트렌치(303)내부의 반도체 기판(300)의 표면에 약 50~200Å 이하의 열산화막(미도시)을 형성하고, 상기 열산화막(미도시)를 불산(HF) 용액으로 제거하는 기판 손상 복구 공정을 수행한다. 그러나 본 공정은 생략해도 상관없다.Next, the semiconductor substrate inside the trench 303 may be annealed at 1050 ° C. in an O 2 atmosphere to recover (or recover) the damage of the surface of the damaged semiconductor substrate 300 in the etching process for forming the trench 301. A substrate damage recovery process of forming a thermal oxide film (not shown) of about 50 to about 200 Hz or less on the surface of 300 and removing the thermal oxide film (not shown) with a hydrofluoric acid (HF) solution is performed. However, this step may be omitted.
다음으로, 도3d에 도시된 바와 같이, 상기 도3c의 전체 구조위에 붕소를 대량 함유한 붕소함유막(304)를 형성한다. 상기 붕소함유막의 예로서는 비·에스·지(BSG; borosilicate glass)등이 있다.Next, as shown in FIG. 3D, a boron-containing film 304 containing a large amount of boron is formed over the entire structure of FIG. 3C. Examples of the boron-containing film include borosilicate glass (BSG).
다음으로 상기 도3d의 구조를 열처리함으로써 붕소함유막(304)으로부터 붕소가 반도체 기판(300)내로 확산되도록 하는 드라이브-인(drive-in) 공정을 수행한다. 결과적으로, 도3e에 도시한 바와 같이 트렌치(303)의 측벽을 따라 반도체 기판(300)내에 붕소 도핑층(306)이 형성된다. 다음으로, 도3e에 도시한 바와 같이, 상기 붕소함유막(304)를 습식각법을 이용하여 제거한다. 그러나, 붕소 함유막(304)은 제거하지 않고 도3d의 상태로 그대로 남겨두어도 상관없다.Next, a drive-in process is performed in which boron is diffused from the boron-containing film 304 into the semiconductor substrate 300 by heat-treating the structure of FIG. 3D. As a result, a boron doped layer 306 is formed in the semiconductor substrate 300 along the sidewalls of the trench 303 as shown in FIG. 3E. Next, as shown in Fig. 3E, the boron-containing film 304 is removed using a wet etching method. However, the boron-containing film 304 may be left in the state of FIG. 3D without being removed.
다음으로 도3f에 도시한 바와 같이, 두꺼운 산화막(305)을 화학기상증착법(CVD; chemical vapor deposition)을 이용하여 도3d 또는 도3e의 구조 전면에 형성하여 트렌치(303)을 완전히 메우도록 한다.Next, as shown in FIG. 3F, a thick oxide film 305 is formed over the entire structure of FIG. 3D or 3E by chemical vapor deposition (CVD) to completely fill the trench 303.
다음으로, 도3g에 도시한 바와 같이 화학기계연마법(CMP; chemical mechanical polishing)을 상기 실리콘질화막(302)과 패드 산화막(301)을 제거하고, 반도체 기판(300)의 상면을 평탄화함으로써 반도체 소자의 분리구조의 제조를 완료한다.Next, as shown in FIG. 3G, chemical mechanical polishing (CMP) is performed to remove the silicon nitride film 302 and the pad oxide film 301, and to planarize the upper surface of the semiconductor substrate 300, thereby Complete the manufacture of the separation structure.
본발명에 따르면, 액티브 영역의 가장자리의 붕소 이온 농도의 부족을 보충하여 반도체 소자의 특성을 안정화하는 효과가 있다. 특히, 트렌치 측벽에 붕소 이온을 이온주입하는 종래의 이온주입법에 비하여, 액티브 영역 표면의 붕소 이온을 더욱 효과적으로 보충해 준다는 잇점이 있다.According to the present invention, the deficiency of the boron ion concentration at the edge of the active region is compensated for, thereby stabilizing the characteristics of the semiconductor device. In particular, there is an advantage that the boron ions on the surface of the active region can be replenished more effectively than the conventional ion implantation method of ion implanting boron ions into the trench sidewalls.
본 발명의 효과를 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, the effects of the present invention will be described.
도4는 스탠포드 대학에서 개발한 TSRUPREME-IV 프로그램을 이용하여, 트렌치 내부(401)및 트렌치 측벽 근방의 액티브 영역(402)의 붕소 이온의 확산 모델을 시뮬레이션한 결과를 나타낸다. 도5a, 도5b, 도5c는 각각 도4에서 반도체 기판의 표면으로부터 하방 으로 각각 0.038㎛, 0.119㎛, 0.225㎛ 깊이 에서 트렌치 측벽으로부터 액티브 영역 안쪽으로의 거리에 따른 붕소 이온의 농도 프로파일을 보여주는 그패프이다. 도5a~도5c에서 동그라미 표시의 점들을 이어 형성된 A곡선은 트렌치 측벽에 붕소이온을 주입 공정 및 채널 영역에 펀치 쓰루 방지를 위한 붕소이온주입 공정을 모두 생략하였을 때의 붕소이온 농도 곡선이고, 세모 표시의 점들을 이어서 형성된 B곡선은 펀치 쓰루 방지를 위한 붕소 이온 주입 공정만을 수행하였을 때의 붕소 이온의 농도 곡선이고, 네모 표시의 점들을 잇는 C곡선은 트렌치의 측벽에 붕소 이온을 경사이온 주입하였을 때의 붕소 이온의 농도 곡선이고, 마름모꼴 표시의 점들을 잇는 D곡선은 본 발명을 적용하였을 때의 붕소 이온의 도핑 농도를 나타낸다.FIG. 4 shows simulation results of boron ion diffusion models in the trench 401 and in the active region 402 near the trench sidewalls using the TSRUPREME-IV program developed by Stanford University. 5A, 5B and 5C show the concentration profiles of boron ions with distance from the trench sidewalls into the active region at depths of 0.038 μm, 0.119 μm and 0.225 μm, respectively, downward from the surface of the semiconductor substrate in FIG. 4. It's a pad. The curve A formed by connecting the dots of the circle marks in FIGS. 5A to 5C is a boron ion concentration curve when the boron ion implantation process for the trench sidewall and the boron ion implantation process for preventing punch through are omitted. The curve B formed following the points of the mark is a concentration curve of boron ions when only the boron ion implantation process for preventing punch through is performed, and the C curve connecting the points of the square mark is a gradient ion implantation of boron ions into the sidewall of the trench. The concentration curve of boron ions at the time, and the D curve connecting the dots of the lozenge indicates the doping concentration of the boron ions at the time of applying the present invention.
도5a에 도시된 바와 같이, 트랜지스터의 채널이 형성되는 액티브 영역의 표면근처(기판 표면으로부터 약 0.038㎛의 깊이)에서 붕소 이온의 농도를 살펴 보면, 본 발명을 적용하였을 경우의, 트렌치 측벽 근방의 액티브 영역 표면의 붕소 이온 농도가 다른 방법을 적용하였을 경우에 비하여 더 높다는 것을 알 수 있다. 따라서, 본 발명에 따른 방법을 적용하였을 때, 채널 끝 부근의 붕소 이온 농도의 부족을 가장 효과적으로 보충해 줄 수 있다는 것을 알 수 있다.As shown in Fig. 5A, the concentration of boron ions near the surface of the active region where the channel of the transistor is formed (depth of about 0.038 mu m from the surface of the substrate) is found in the vicinity of the trench sidewall when the present invention is applied. It can be seen that the boron ion concentration on the surface of the active region is higher than when the other method is applied. Therefore, it can be seen that, when the method according to the present invention is applied, the lack of boron ion concentration near the end of the channel can be most effectively compensated for.
이에 비해 종래의 기술인 트렌치의 측벽에 붕소이온을 경사이온 주입하는 방법을 적용하는 경우(C곡선)는, 기판의 표면으로부터 깊은 곳(도 5c에 도시한 바와 같이 Y=0.225㎛인 곳)에서는 트렌치 측벽 근처의 반도체 기판의 붕소 이온 농도가 높지만, 도5a에서 보듯 기판 표면 근처에서는 붕소 이온 농도가 높지 않은 것으로 나타났다. 따라서 트렌치의 측벽에 이온주입을 하는 종래의 공정은 채널 끝 부근의 붕소 이온 부족 문제 해결에는 효과가 없는 것으로 보인다.In contrast, in the case of applying a method of injecting oblique ions into boron ions into the sidewall of a conventional trench (C curve), the trench is deep from the surface of the substrate (where Y = 0.225 µm as shown in FIG. 5C). Although the boron ion concentration of the semiconductor substrate near the sidewall is high, the boron ion concentration was not high near the substrate surface as shown in Fig. 5A. Therefore, the conventional process of implanting ions into the sidewalls of the trench appears to be ineffective in solving the problem of boron ion shortage near the channel end.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020000010092A KR100328844B1 (en) | 2000-02-29 | 2000-02-29 | Fabrication method of isolation structure for semiconductor device |
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| KR1020000010092A KR100328844B1 (en) | 2000-02-29 | 2000-02-29 | Fabrication method of isolation structure for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010084795A KR20010084795A (en) | 2001-09-06 |
| KR100328844B1 true KR100328844B1 (en) | 2002-03-20 |
Family
ID=19651097
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000010092A KR100328844B1 (en) | 2000-02-29 | 2000-02-29 | Fabrication method of isolation structure for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100328844B1 (en) |
-
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|---|---|
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