KR100321770B1 - SRAM cell having twin port - Google Patents

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Abstract

본 발명은 SRAM 구현 면적 및 전력 소모를 줄인 이중 포트 에스램 셀을 제공하기 위한 것으로, 이를 위해 본 발명은 데이터의 읽기 및 쓰기 동작을 동시에 수행하기 위한 이중 포트 에스램 셀에 있어서, 쓰기 동작을 위한 제1 비트라인 및 제1 워드라인; 읽기 동작을 위한 제2 비트라인 및 제2 워드라인; 제1 및 제2 저장 노드에 데이터를 저장하는 래치; 상기 제1 워드라인에 응답하여 상기 제1 비트라인에 실린 데이터를 상기 제1 저장 노드로 전달하기 위한 제1 억세스트랜지스터; 상기 제2 저장 노드에 저장된 데이터를 반전하여 출력하는 인버터; 및 상기 제2 워드라인에 응답하여 상기 인버터로부터 출력된 데이터를 상기 제2 비트라인으로 전달하기 위한 제2 억세스트랜지스터을 포함하여 이루어지는 것을 특징으로 한다.SUMMARY OF THE INVENTION The present invention provides a dual port SRAM cell with reduced SRAM implementation area and power consumption. To this end, the present invention provides a dual port SRAM cell for simultaneously performing a read and write operation of data. A first bit line and a first word line; A second bit line and a second word line for a read operation; Latches for storing data in the first and second storage nodes; A first access transistor for transferring data carried in the first bit line to the first storage node in response to the first word line; An inverter for inverting and outputting data stored in the second storage node; And a second access transistor for transferring data output from the inverter to the second bit line in response to the second word line.

Description

이중 포트 에스램 셀{SRAM cell having twin port}SRAM cell having twin port}

본 발명은 이중 포트 에스램 셀에 관한 것으로서, 특히 이중 구조(double ended)로 이루어진 종래의 이중 포트 에스램 셀을 단일 구조(single ended)의 이중 포트 에스램 셀로 구현하여 전력 소모를 줄인 단일 구조의 이중 포트 에스램 셀에 관한 것이다.The present invention relates to a dual port SRAM cell, and more particularly, to implement a conventional dual port SRAM cell having a double ended structure as a single ended dual port SRAM cell to reduce power consumption. A dual port SRAM cell.

일반적으로, 단일 포트(single port) 메모리 셀과 함께 데이터의 읽기 및 쓰기 동작이 동시에 이루어지는 이중 포트 메모리 셀의 사용은 집적 회로 설계 시 필수적이다.In general, the use of dual port memory cells in which data read and write operations are performed simultaneously with a single port memory cell is essential in integrated circuit design.

잘 알려진 바와 같이, 단일 포트 에스램 셀은 6개의 트랜지스터, 즉 2개의 풀다운 트랜지스터, 2개의 억세스 트랜지스터, 및 2개의 풀업 트랜지스터로 구성된다. 2개의 풀다운 트랜지스터와 2개의 풀업 트랜지스터는 크로스 커플된(cross coupled) 2개의 인버터로 구성된 래치 형태로 데이터를 저장하며, 2개의 억세스 트랜지스터는 정비트라인 및 부비트라인과 데이터 저장 노드 사이에 각각 연결되어 워드라인 신호에 응답하여 억세스 동작을 수행한다.As is well known, a single port SRAM cell consists of six transistors, two pull-down transistors, two access transistors, and two pull-up transistors. Two pull-down transistors and two pull-up transistors store data in the form of a latch consisting of two cross coupled inverters, with two access transistors connected between the positive bit line and the sub bit line and the data storage node, respectively. And performs an access operation in response to the word line signal.

도 1은 종래의 이중 구조로 이루어진 이중 포트 에스램 셀에 대한 회로도이다.1 is a circuit diagram of a dual port SRAM cell having a conventional dual structure.

도면에 도시된 바와 같이, 종래의 이중 포트 에스램 셀은 6개의 트랜지스터로 구성되는 단일 포트 에스램 셀 구조에 읽기 및 쓰기 동작의 동시 수행을 지원하기 위한 추가의 억세스 트랜지스터(MN5, MN6)를 더 포함하여 이루어진다. 억세스 트랜지스터(MN3, MN4)는 쓰기 동작을 위한 정비트라인(BLW) 및 부비트라인(/BLW)에 각각 연결되며, 쓰기 동작을 위한 워드라인 신호(WL_W)에 응답하여정비트라인(BLW)에 실린 데이터를 래치(10)에 쓰기하는 억세스 동작을 수행한다. 그리고, 억세스 트랜지스터(MN5, MN6)는 읽기 동작을 위한 정비트라인(BLR) 및 부비트라인(/BLR)에 각각 연결되며, 읽기 동작을 위한 워드라인 신호(WL_R)에 응답하여 래치(10)에 저장된 데이터를 정비트라인(BLR) 및 부비트라인(/BLR)으로 읽는 억세스 동작을 수행한다.As shown in the figure, the conventional dual port SRAM cell further includes additional access transistors MN5 and MN6 to support simultaneous read and write operations in a single port SRAM cell structure consisting of six transistors. It is made to include. The access transistors MN3 and MN4 are respectively connected to the bit line BLW and the bit line / BLW for the write operation, and are in response to the word line signal WL_W for the write operation. An access operation to write the data contained in the latch 10 is performed. In addition, the access transistors MN5 and MN6 are connected to the right bit line BLR and the sub bit line / BLR for the read operation, respectively, and the latch 10 in response to the word line signal WL_R for the read operation. An access operation of reading data stored in the right bit line (BLR) and sub bit line (/ BLR) is performed.

상기와 같이 구성된 종래의 이중 구조의 이중 포트 에스램 셀은 읽기 및 쓰기 동작을 독립적으로 수행하면서 데이터를 동시에 쓰거나 읽을 수 있는 데, 그에 관련된 동작을 간단히 아래에 설명한다.The conventional dual-port SRAM cell of the conventional dual structure configured as described above may simultaneously write or read data while independently performing read and write operations.

먼저, 쓰기 동작을 살펴보면, 외부로부터 쓰기 어드레스 신호를 입력받아 이를 디코딩(decoding)하고 그 디코딩 결과에 따라 쓰기 동작을 위한 워드라인 신호(WL_W)가 논리 "하이"로 인에이블되면, 억세스 트랜지스터(MN3, MN4)가 턴-온(turn-on)되어 정비트라인(BLW) 및 부비트라인(/BLW)에 실려온 데이터가 래치(10)에 저장된다.First, referring to the write operation, when the write address signal is received from the outside and decoded, and the word line signal WL_W for the write operation is enabled as logic “high” according to the decoding result, the access transistor MN3 is used. , MN4 is turned on and data loaded on the bit line BLW and the bit line / BLW is stored in the latch 10.

마찬가지로, 읽기 동작 시에는 외부로부터 읽기 어드레스 신호를 입력받아 이를 디코딩하고 그 디코딩 결과에 따라 읽기 동작을 위한 워드라인 신호(WL_R)가 논리 "하이"로 인에이블되면, 억세스 트랜지스터(MN5, MN6)가 턴-온되어 래치(10)에 저장되어 있던 데이터가 정비트라인(BLR) 및 부비트라인(/BLR)으로 읽혀진다.Similarly, during a read operation, when the read address signal is input from the outside and decoded, and the word line signal WL_R for the read operation is enabled as logic “high” according to the decoding result, the access transistors MN5 and MN6 are turned on. Data that is turned on and stored in the latch 10 is read into the right bit line BLR and the sub bit line / BLR.

그러나, 상기와 같이 구성된 이러한 이중 구조의 이중 포트 에스램 셀은 읽기 동작을 위한 정비트라인(BLR) 및 부비트라인(/BLR)을 매 사이클마다 프리차지해야 하는 문제가 있다. 만일, 정비트라인(BLR) 및 부비트라인(/BLR)을 매 사이클마다 프리차지하지 않을 경우 억세스 트랜지스터(MN5, MN6)가 턴-온되는 순간 전하 공유(charge sharing)에 의해 큰 정전용량(capacitance)을 갖는 정비트라인(BLR) 및 부비트라인(/BLR)에 실려있던 데이터가 상대적으로 작은 정전용량을 갖는 래치(10)에 저장되어 오동작을 일으키게 된다. 그러므로, 이러한 오동작을 막기 위해 매 사이클마다 정비트라인(BLR) 및 부비트라인(/BLR)을 프리차지하여야 한다.However, this dual-structure dual port SRAM cell configured as described above has a problem of precharging the regular bit line (BLR) and the minor bit line (/ BLR) for a read operation every cycle. If the positive bit line BLR and the sub bit line / BLR are not precharged every cycle, a large capacitance due to charge sharing is generated at the instant of the access transistors MN5 and MN6 being turned on. Data loaded on the positive bit line BLR and the sub bit line / BLR having capacitances are stored in the latch 10 having relatively small capacitances, thereby causing a malfunction. Therefore, in order to prevent such a malfunction, the positive bit line BLR and the sub bit line / BLR must be precharged every cycle.

따라서, 이러한 이중 구조의 이중 포트 에스램 셀은 프리차지 동작을 위한 추가의 더미 회로(dummy circuit)가 필요하여, 그에 따른 구현 면적이 증가하고, 프리차지 동작에 의해 발생하는 비트라인의 전압 스윙(voltage swing)에 따른 전력 손실 또한 더 커지게 된다.Therefore, this dual-structure dual port SRAM cell requires an additional dummy circuit for the precharge operation, thereby increasing the implementation area and increasing the voltage swing of the bit line caused by the precharge operation. The power loss due to voltage swing is also greater.

또한, 종래의 이중 포트 에스램 셀은 읽기 및 쓰기 동작을 동시에 수행하기 위해 4개의 비트라인을 구비함으로써 전력 소모가 커지게 된다.In addition, the conventional dual port SRAM cell has four bit lines to simultaneously perform read and write operations, thereby increasing power consumption.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 매 사이클 마다 읽기비트라인(BLR)을 프리차지하는 회로를 별도로 구비할 필요가 없어 SRAM의 구현 면적을 증대시킬수 있는 이중포트 에스램 셀을 제공하는데 그 목적이 있다.An object of the present invention is to provide a dual-port SRAM cell that can increase the realization area of the SRAM without having to separately provide a circuit for precharging the read bit line (BLR) every cycle. There is this.

도 1은 종래의 이중 구조로 이루어진 이중 포트 에스램 셀에 대한 회로도.1 is a circuit diagram of a dual port SRAM cell in a conventional dual structure.

도 2는 본 발명에 따른 단일 구조의 이중 포트 에스램 셀에 대한 일실시 회로도.2 is an embodiment circuit diagram of a single port dual port SRAM cell in accordance with the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

10 : 래치 20 : 인버터10 latch 20

WLW : 쓰기 동작을 위한 워드라인WLW: Word line for write operation

WLR : 읽기 동작을 위한 워드라인WLR: Word line for read operation

BLW : 쓰기 동작을 위한 비트라인BLW: Bit line for write operation

BLR : 읽기 동작을 위한 비트라인BLR: bit line for read operation

ST1, ST2 : 제1 및 제2 저장 노드ST1, ST2: first and second storage nodes

상기 목적을 달성하기 위한 본 발명은 데이터의 읽기 및 쓰기 동작을 동시에 수행하기 위한 이중 포트 에스램 셀에 있어서, 쓰기 동작을 위한 제1 비트라인 및제1 워드라인; 읽기 동작을 위한 제2 비트라인 및 제2 워드라인; 제1 및 제2 저장 노드에 데이터를 저장하는 래치; 상기 제1 워드라인에 응답하여 상기 제1 비트라인에 실린 데이터를 상기 제1 저장 노드로 전달하기 위한 제1 억세스트랜지스터; 상기 제2 저장 노드에 저장된 데이터를 반전하여 출력하는 인버터; 및 상기 제2 워드라인에 응답하여 상기 인버터로부터 출력된 데이터를 상기 제2 비트라인으로 전달하기 위한 제2 억세스트랜지스터을 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a dual port SRAM cell for simultaneously performing a read and write operation of data, comprising: a first bit line and a first word line for a write operation; A second bit line and a second word line for a read operation; Latches for storing data in the first and second storage nodes; A first access transistor for transferring data carried in the first bit line to the first storage node in response to the first word line; An inverter for inverting and outputting data stored in the second storage node; And a second access transistor for transferring data output from the inverter to the second bit line in response to the second word line.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명에 따른 단일 구조의 이중 포트 에스램 셀에 대한 일실시 회로도이다.2 is an exemplary circuit diagram of a single port dual port SRAM cell according to the present invention.

도면에 도시된 바와 같이, 본 발명에 따른 이중 포트 에스램 셀은 2개의 풀업 트랜지스터(MP1, MP2)와 2개의 풀다운 트랜지스터(MN1, MN2)가 서로 크로스 커플되어 제1 및 제2 저장노드(ST1, ST2)에 데이터를 저장하는 래치(10)와, 쓰기 동작을 위한 비트라인(BLW) 및 제1 저장 노드(ST1) 사이에 연결되며 쓰기 동작을 위한 워드라인 신호(WLW)에 응답하여 쓰기 동작을 위한 비트라인(BLW)에 실린 데이터를 상기 제1 저장 노드(ST1)로 전달하기 위한 억세스 트랜지스터(MN8)와, 풀업 트랜지스터(MP3)와 풀다운 트랜지스터(MN7)를 구비하여 제2 저장 노드(ST2)에 저장된 데이터를 반전하기 위한 인버터(20)와, 인버터(20)의 출력단(ST3) 및 읽기 동작을위한 비트라인(BLR) 사이에 연결되며 읽기 동작을 위한 워드라인 신호(WLR)에 응답하여 래치(10)에 저장된 데이터를 비트라인(BLR)으로 전달하기 위한 억세스 트랜지스터(MN9)로 이루어진다.As shown in the figure, in the dual-port SRAM cell according to the present invention, two pull-up transistors MP1 and MP2 and two pull-down transistors MN1 and MN2 are cross-coupled with each other to form the first and second storage nodes ST1. And a latch 10 for storing data in the ST2, a bit line BWL for a write operation, and a first storage node ST1, and a write operation in response to a word line signal WLW for a write operation. The second storage node ST2 includes an access transistor MN8 for transferring data carried on the bit line BWL for the first storage node ST1, a pull-up transistor MP3, and a pull-down transistor MN7. ) Is connected between the inverter 20 for inverting the data stored in the inverter, the output terminal ST3 of the inverter 20 and the bit line BLR for the read operation, and in response to the word line signal WLR for the read operation. Transfer the data stored in the latch 10 to the bit line BLR The access transistor MN9 is used for this purpose.

상기와 같이 구성된 본 발명에 따른 이중 포트 에스램 셀의 동작을 도 2를 참조하여, 아래에 설명한다.An operation of the dual port SRAM cell according to the present invention configured as described above will be described below with reference to FIG. 2.

먼저, 쓰기 동작을 살펴보면, 외부로부터 쓰기 어드레스 신호를 입력받아 이를 디코딩하고 그 디코딩 결과에 따라 쓰기 동작을 위한 워드라인 신호(WLW)가 논리 "하이"로 인에이블되면, 억세스 트랜지스터(MN8)가 턴-온되어 쓰기 동작을 위한 비트라인(BLW)에 실려온 데이터가 제1 저장 노드(ST1)에 전달된다. 여기서, 만일 쓰기 동작을 위한 비트라인(BLW)에 논리 "하이"의 데이터가 실려 있고, 이전의 제1 저장 노드(ST1)에 논리 "로우"의 데이터가 저장되어 있으면, 데이터 충돌이 발생하게 된다. 다시 말해, 쓰기 동작으로 새로운 데이터인 논리 "하이"를 저장하려고 할 때 이전 데이터인 "로우"에 의한 데이터 경쟁(contention)이 발생하여 잘못된 데이터를 저장할 가능성이 있다. 따라서, 이러한 문제를 해결하기 위해 본 발명은 제1 저장 노드(ST1)에 입력단이 연결되는 인버터의 풀업 트랜지스터(MP2)와 풀다운 트랜지스터(MN2)의 채널 길이(channel length)를 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)의 채널 길이 보다 크게 하여, 즉 저항을 크게 하여 쓰기 동작을 위한 새로운 데이터가 원활하게 저장될 수 있도록 하였다.First, referring to the write operation, when the write address signal is received from the outside and decoded, and the word line signal WLW for the write operation is enabled as logic “high” according to the decoding result, the access transistor MN8 is turned on. Data that is turned on and loaded on the bit line BWL for the write operation is transferred to the first storage node ST1. Here, if the logic "high" data is loaded on the bit line BWL for the write operation, and the data of the logic "low" is stored in the previous first storage node ST1, a data collision occurs. . In other words, when a write operation attempts to store a new data logical "high", there is a possibility that data contention by the previous data "low" occurs and store wrong data. Accordingly, in order to solve this problem, the present invention provides a channel length of the pull-up transistor MP2 and the pull-down transistor MN2 of the inverter having an input terminal connected to the first storage node ST1 and the pull-up transistor MP1. The larger the channel length of the pull-down transistor MN1, that is, the larger the resistance, the new data for the write operation can be stored smoothly.

다음으로, 읽기 동작을 살펴보면, 외부로부터 읽기 어드레스 신호를 입력받아 이를 디코딩하고 그 디코딩 결과에 따라 읽기 동작을 위한 워드라인 신호(WLR)가 논리 "하이"로 인에이블되면, 억세스 트랜지스터(MN9)가 턴-온되어 제2 저장 노드(ST2)에 저장되어 있던 데이터가 인버터(20)를 통해 읽기 동작을 위한 비트라인(BLR)에 전달된다. 여기서, 비트라인(BLR)에 전달된 데이터는 인버터(20)를 통해 반전되어, 실제 에스램 셀의 래치(10)에 저장되어 있는 데이터와 반대의 논리 레벨을 가지므로 출력으로 내보낼 때에는 다시 한번 반전한 후 출력하여야 한다.Next, referring to the read operation, when the read address signal is received from the outside and decoded, and the word line signal WLR for the read operation is enabled as logic “high” according to the decoding result, the access transistor MN9 is turned on. Data turned on and stored in the second storage node ST2 is transferred to the bit line BLR for a read operation through the inverter 20. Here, the data transferred to the bit line BLR is inverted through the inverter 20, and has a logic level opposite to that stored in the latch 10 of the actual SRAM cell. And print it out.

그리고, 종래의 이중 포트 에스램 셀과 달리 읽기 동작을 위한 비트라인(BLR)을 매 사이클마다 프리차지하지 않더라도, 인버터(20)에 의해 비트라인(BLR)에 실려 있는 데이터가 제2 저장 노드(ST2)로 유입되는 것이 방지되어 제2저장노드(ST2)에 저장된 데이터는 안정적으로 보호되어진다.Unlike the conventional dual port SRAM cell, even if the bit line BLR for the read operation is not precharged every cycle, the data stored in the bit line BLR by the inverter 20 is stored in the second storage node ( The data stored in the second storage node ST2 is stably protected by the inflow into the ST2).

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은, 단일 구조 비트라인으로 비트라인 수를 줄임으로써 비트라인에서 소모되는 전력을 획기적으로 줄일 수 있는 효과가 있다.The present invention made as described above has the effect of significantly reducing the power consumed in the bit line by reducing the number of bit lines with a single structure bit line.

또한, 본 발명은 읽기 동작을 위한 비트라인의 프리차지 동작을 매 사이클마다 수행하지 않음으로써 구현 면적 감소와 아울러 전압 스윙에 의한 전력 소모를줄일 수 있는 효과가 있다.In addition, the present invention does not perform the precharge operation of the bit line for the read operation every cycle, thereby reducing the implementation area and reducing power consumption due to the voltage swing.

따라서, 본 발명의 이중 포트 에스램 셀을 구비한 전체 칩의 신뢰성 및 안정성을 향상시키고, 열에 의하여 발생할 수 있는 패키지(package) 상의 문제를 해소함으로써 비용 절감 효과를 얻을 수 있다.Therefore, it is possible to improve the reliability and stability of the entire chip having the dual port SRAM cell of the present invention and to reduce the cost by solving the package problem that may be caused by heat.

Claims (5)

데이터의 읽기 및 쓰기 동작을 동시에 수행하기 위한 이중 포트 에스램 셀에 있어서,In the dual port SRAM cell for simultaneously reading and writing data, 쓰기 동작을 위한 제1 비트라인 및 제1 워드라인;A first bit line and a first word line for a write operation; 읽기 동작을 위한 제2 비트라인 및 제2 워드라인;A second bit line and a second word line for a read operation; 제1 및 제2 저장 노드에 데이터를 저장하는 래치;Latches for storing data in the first and second storage nodes; 상기 제1 워드라인에 응답하여 상기 제1 비트라인에 실린 데이터를 상기 제1 저장 노드로 전달하기 위한 제1 억세스트랜지스터;A first access transistor for transferring data carried in the first bit line to the first storage node in response to the first word line; 상기 제2 저장 노드에 저장된 데이터를 반전하여 출력하는 인버터; 및An inverter for inverting and outputting data stored in the second storage node; And 상기 제2 워드라인에 응답하여 상기 인버터로부터 출력된 데이터를 상기 제2 비트라인으로 전달하기 위한 제2 억세스트랜지스터A second access transistor for transferring data output from the inverter to the second bit line in response to the second word line 을 포함하여 이루어지는 이중 포트 에스램 셀.Dual port SRAM cell comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 억세스트랜지스터는,The first access transistor, 상기 제1 비트라인 및 상기 제1 저장 노드 사이에 연결되며, 상기 제1 워드라인에 게이트단이 연결되는 NMOS트랜지스터를 구비하는 것을 특징으로 하는 이중 포트 에스램 셀.And an NMOS transistor connected between the first bit line and the first storage node and having a gate terminal connected to the first word line. 제 1 항에 있어서,The method of claim 1, 상기 제2 억세스트랜지스터는 상기 인버터의 출력단 및 상기 제2 비트라인 사이에 연결되며, 상기 제2 워드라인에 게이트단이 연결되는 NMOS트랜지스터를 구비하는 것을 특징으로 하는 이중 포트 에스램 셀.And the second access transistor comprises an NMOS transistor connected between an output terminal of the inverter and the second bit line and having a gate terminal connected to the second word line. 제 1 항에 있어서,The method of claim 1, 상기 래치 수단은,The latch means, 전원전압단 및 접지전원단 사이에 직렬연결되며, 게이트단이 상기 제2 저장 노드에 연결되는 제1 풀업 트랜지스터 및 제1 풀다운 트랜지스터; 및A first pull-up transistor and a first pull-down transistor connected in series between a power supply voltage terminal and a ground power supply terminal, and having a gate terminal connected to the second storage node; And 전원전압단 및 접지전원단 사이에 직렬연결되며, 게이트단이 상기 제1 저장 노드에 연결되는 제2 풀업 트랜지스터 및 제2 풀다운 트랜지스터A second pull-up transistor and a second pull-down transistor connected in series between a power supply voltage terminal and a ground power supply terminal, and having a gate terminal connected to the first storage node; 를 포함하여 이루어지는 이중 포트 에스램 셀.Dual port SRAM cell comprising a. 제 4 항에 있어서,The method of claim 4, wherein 쓰기 동작 시 상기 제1 비트라인의 쓰기 데이터와 상기 제1 저장 노드에 저장된 이전 데이터 간의 데이터 충돌을 방지하기 위하여, 상기 제2 풀업 트랜지스터 및 상기 제2 풀다운 트랜지스터의 채널 길이는 상기 제1 풀업 트랜지스터 및 상기제1 풀다운 트랜지스터의 채널 길이보다 상대적으로 큰 것을 특징으로 하는 이중 포트 에스램 셀.In order to prevent data collision between the write data of the first bit line and the previous data stored in the first storage node, a channel length of the second pull-up transistor and the second pull-down transistor may be used. The dual port esram cell of claim 1, wherein the dual port esram cell is larger than a channel length of the first pull-down transistor.
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KR970067885A (en) * 1996-03-29 1997-10-13 김주용 Semiconductor device and manufacturing method thereof

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