KR100318406B1

KR100318406B1 - 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치

Info

Publication number: KR100318406B1
Application number: KR1019990027121A
Authority: KR
Inventors: 이호진; 김종호; 오치남
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-07-06
Filing date: 1999-07-06
Publication date: 2001-12-22
Also published as: KR20010009002A

Abstract

본 발명은 통화 품질의 개선 및 채널 자원의 효율적 사용이 가능하며, 차세대 이동통신 시스템(IMT-2000)/광대역 전송 시스템(WLL) 또는 비동기 전송 장치(ATM)와 같은 유/무선 복합 통신망에 높은 적응력을 갖는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치에 관한 것으로서, 이러한 본 발명은, 하나의 베이스밴드 인터페이스 카드 어셈블리(BICA) 보드를 2섹터를 지원하도록 구현한다. 이렇게 구현된 베이스밴드 인터페이스 카드 어셈블리를 이용하여 디지털 유니트 셀프를 구현할 경우, 디지털 유니트 셀프 내에서 베이스밴드 인터페이스 카드 어셈블리 보드가 차지하는 슬롯 수는 줄어들고, 그 대신 채널 카드인 CDCA의 슬롯 수가 늘어나 하나의 디지털 유니트 셀프가 수용하는 가입자의 수를 늘릴 수 있기 때문에, 새로운 디지털 유니트 셀프의 추가 없이도 가입자 수를 수용할 수 있는 채널 용량을 확보할 수 있을 뿐만 아니라 섹터화를 통한 통화 품질의 증가와 기존의 3섹터 기지국 시스템 2세트를 사용하여 구성한 의사 6섹터 기지국 시스템에 비해 채널 자원의 효율적 사용이 가능하게 된다.

Description

이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치{Apparatus for baseband interface of BTS in a mobile communication system}

본 발명은 코드분할 다원접속(CDMA) 방식 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 카드에 관한 것으로, 특히 통화 품질의 개선 및 채널 자원의 효율적 사용이 가능하며, 차세대 이동통신 시스템(IMT-2000)/광대역 전송 시스템(WLL) 또는 비동기 전송 장치(ATM)와 같은 유/무선 복합 통신망에 높은 적응력을 갖는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치에 관한 것이다.

상기 이동통신 시스템에서 기지국에 구비되는 베이스밴드 인터페이스 카드 어셈블리(BICA : Baseband Interface Card Assembly)는, CDMA 디지털 채널 카드 어셈블리(CDCA : CDMA Digital Channel card Assembly)와는 디지털 인터페이스를 수행하고, 고주파 유니트와는 4.95Mhz 중간주파수 인터페이스를 제공해주는 역할을 한다.

통상, 기존의 이동통신 시스템(특히, 개인휴대통신 시스템(PCS))은 하나의 셀 반경을 α, β,와 같이 3개로 섹터화하여 3섹터 기지국(BTS) 개념으로 기지국을 구성하여 서비스를 수행하고 있다. 여기서 임의의 셀을 섹터화 함으로써 가입자 수의 증가와 통화 품질 개선 등의 효과를 얻을 수 있다.

근래에 인구 과밀 지역 등에서 가입자 수가 증가함으로써 이러한 섹터화의 개념이 더욱 증가하는 추세이며, 기존의 3섹터 기지국의 개념을 벗어난 멀티-섹터 기지국 시스템이 대두되었다.

도1에 종래 멀티 섹터 기지국 시스템의 일예인 6섹터 기지국 시스템이 도시되며, 이는 3섹터 기지국 시스템을 그대로 2개 결합하여 6섹터 기지국 시스템을 구현한 예이다.

여기서 참조부호 11은 이동국(MS)과 IS-95 무선 인터페이스 규격에 따라 무선 통신을 수행하기 위한 안테나를 나타내고, 12는 GPS 신호를 수신하기 위한 GPS 안테나이며, 13은 PCS 섹터 그로스 랙(PSGR)을 나타내고, 14는 PCS 섹터 프라이머리 랙(PSPR)을 나타내며, 15, 16은 3섹터용 송신 고전력 증폭기 유니트(THPU)를 나타낸다.

또한, 참조부호 17, 18은 송신 유니트(XCVU)를 나타내고, 19, 20은 기지국 시스템의 방열을 위한 팬 유니트(FANU)를 나타내며, 21, 22는 CDMA 송,수신 신호를 처리하는 디지털 유니트(DU)를 나타내며, 23은 GPS 안테나(12)로부터 수신한 시간 및 주파수 클럭에 동기한 시간 클럭 및 주파수 클럭을 발생하는 시간-주파수 클럭 발생 유니트(TFU)를 나타낸다.

또한, 참조부호 24는 기지국을 컨트롤하는 기지국 컨트롤 프로세서(BCP : BTS Control Processor)를 나타내며, 참조부호 25는 기지국 인터페이스 네트워크(BIN : BTS Interface Network)로서 제어국(BSC)과 E1으로 연결된다.

이렇게 1FA 3섹터 기지국 시스템 2세트를 가지고 마치 6섹터 기지국 시스템(이를 'Pseudo 6-sector BTS System'이라 칭한다)처럼 다중 섹터 기지국 시스템을 구성하였지만, 사실은 기존의 3섹터 기지국 시스템으로 보면 2FA 3섹터 기지국 시스템이 된다. 그 이유는 핸드 오버 개념에서 살펴보면 명확하다. 기본적으로 하나의 셀 반경내에서의 섹터간 핸드 오버는 Er 핸드오버가 이루어지고, 기지국간 핸드오버는 도2a에 도시된 바와 같이 T 핸드오버가 이루어진다. 그러나 현재의 6섹터 기지국 시스템의 경우에는 도2b에 도시된 바와 같이 섹터(s1 ~s6)간 핸드오버가 Er핸드오버와 T 핸드오버가 동시에 발생함을 알 수 있다. Er 핸드오버가 발생하는 과정에서 트래픽 채널(Traffic channel)을 담당하는 채널 엘리먼트(CE)는 단지 하나만을 점유하게 되지만, T핸드오버가 일어나는 경우에는 트래픽 채널을 담당하는 채널 엘리먼트(CE)가 2개가 필요하게 되어 채널 엘리먼트의 낭비를 가져오게 된다.

또한, 도1과 같이 3섹터 기지국 시스템을 2세트로 연결하여 의사 6섹터 기지국 시스템을 구현한 경우, 채널 자원의 효율적 사용에 관한 문제점이 발생한다.

즉, 기존의 3섹터 기지국 시스템의 경우 셀 반경 내에서는 각 섹터간의 채널 자원을 효율적으로 사용할 수 있도록 구성하였다. 도3a에 도시된 바와 같이, 각 섹터에 할당된 트래픽 채널을 각각 10개로 가정하고,섹터에 10 채널 이상(예를 들어, '20채널')으로 통화량이 증가하였다고 가정하면, 기존의 3섹터 기지국 시스템에서는 α나섹터의 채널 엘리먼트가 β섹터에 할당되어, β섹터의 모든 채널에 서비스가 가능하도록 하는 섹터간 채널 자원의 효율적 사용이 가능하였다.

따라서 6섹터 기지국 시스템의 경우에도 도3c에 도시된 바와 같이 이러한 기능을 제공해야 하는데, 도3b에 도시된 의사 6섹터 기지국 시스템에서는 이러한 기능이 부분적으로만 제공되는 단점이 있다. 도3b와 도3c를 비교하여 보면 섹터(s6)와 섹터(s1)에서 그 차이가 명확하다.

즉, 도4에 도시된 바와 같이, 의사 6섹터 기지국 시스템의 경우에는 3섹터 기지국 시스템의 1세트(set)(21)가 섹터 s1,s2,s3를 담당하고, 또 다른 3섹터 기지국 시스템의 1세트(22)가 섹터 s4,s5,s6를 담당하고 있다. 이러한 경우에 섹터 s1,s2,s3이나 섹터 s4,s5,s6 각각의 3섹터에서는 채널 자원의 효율적 사용이 가능하지만, 도3c에서와 같이 하반구 섹터 s4,s5,s6의 두 섹터에서 10채널 이상으로 통화량이 증가하였을 경우에는 상반구 섹터 s1,s2,s3의 채널 자원을 할당할 수 없게 된다.

여기서 도4는 기지국 시스템에서 채널 할당을 담당하는 디지털 유니트를 나타낸 것으로서, 제1 디지털 유니트(21)에는 기지국 접속 네트워크(BIN)와 인터페이스하며 디지털 유니트의 패킷 데이터를 송수신하고, 디지털 유니트의 상태 정보를 취합하는 셀프 컨트롤 및 라우팅 카드 어셈블리(SRCA : Shelf control & Routing Card Assembly)(31)와, CDMA 디지털 신호를 처리하는 CDMA 채널 카드 어셈블리(CDCA : CDMA Digital Channel card Assembly)(32)와, 주지한 베이스밴드 인터페이스 카드 어셈블리(BICA : Baseband Interface Card Assembly)(33)로 구성된다.

또한, 제2 디지털 유니트(22)에는 기지국 접속 네트워크(BIN)와 인터페이스하며 디지털 유니트의 패킷 데이터를 송수신하고, 디지털 유니트의 상태 정보를 취합하는 셀프 컨트롤 및 라우팅 카드 어셈블리(SRCA : Shelf control & Routing Card Assembly)(34)와, CDMA 디지털 신호를 처리하는 CDMA 채널 카드 어셈블리(CDCA : CDMA Digital Channel card Assembly)(35)와, 주지한 베이스밴드 인터페이스 카드 어셈블리(BICA : Baseband Interface Card Assembly)(36)로 구성된다.

또한, 주지한 바와 같이 3섹터 기지국 시스템을 2세트 이용하여 의사 6섹터 기지국 시스템을 구현한 경우, 디지털 유니트 셀프의 증가에 따른 기지국 장치의사이즈(size)와 코스트(cost)가 증가하게 된다.

즉, 종래의 3섹터 기지국 시스템에서는 하나의 디지털 셀프로 1FA 3섹터 기지국 시스템을 구성하였다. 이러한 1FA 3섹터 기지국 2세트를 가지고 구성한 도1의 의사 6섹터 기지국 시스템은, 도4에 도시된 바와 같이 항상 1FA 3섹터 디지털 유니트 셀프를 2개 설치해야하므로, 하나의 기지국이 차지하는 면적이나 비용이 상당히 증가하는 문제점이 있다.

상기의 문제점을 해결하기 위해서는 하나의 디지털 유니트 셀프를 가지고 6섹터를 지원하도록 기지국 시스템을 구현함으로써 해결할 수 있는데, 도5와 같이 기존의 베이스밴드 인터페이스 카드 어셈블리 보드를 가지고 6섹터 디지털 유니트 셀프를 구성할 경우에는 16개라는 제한된 슬롯(slot)수에 비해서 베이스밴드 채널 카드 어셈블리 보드가 차지하는 슬롯 수(8슬롯 : 6섹터 + 2 리던던시)가 너무 많아서 한 셀프에 삽입할 수 있는 채널 카드의 수가 6개 밖에 되지 못하므로 한 섹터당 차지하는 채널 엘리먼트의 수가 작아져서 섹터화에 의한 가입자 수의 증가가 불가능하다. 또한 이로 인해 원하는 가입자의 수를 얻기 위해서는 또 다른 디지털 유니트 셀프의 추가가 요구되어 주지한 바와 같은 기지국이 차지하는 면적이나 비용 증가 문제를 해결할 수 없게된다.

따라서 본 발명은 상기와 같은 종래 의사 6섹터 기지국 시스템에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은, 통화 품질의 개선 및 채널 자원의 효율적 사용이 가능하며, 차세대 이동통신 시스템(IMT-2000)/광대역 전송 시스템(WLL) 또는 비동기 전송 장치(ATM)와 같은 유/무선 복합 통신망에 높은 적응력을 갖는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치를 제공하는 데 있다.

이러한 목적을 달성하기 위한 본 발명은,

하나의 베이스밴드 인터페이스 카드 어셈블리(BICA) 보드를 2섹터를 지원하도록 구현한다. 이렇게 구현된 베이스밴드 인터페이스 카드 어셈블리를 이용하여 디지털 유니트 셀프를 구현할 경우, 디지털 유니트 셀프내에서 베이스밴드 인터페이스 카드 어셈블리 보드가 차지하는 슬롯 수는 줄어들고, 그 대신 채널 카드인 CDCA의 슬롯 수가 늘어나 하나의 디지털 유니트 셀프가 수용하는 가입자의 수를 늘릴 수 있기 때문에, 새로운 디지털 유니트 셀프의 추가 없이도 가입자 수를 수용할 수 있는 채널 용량을 확보할 수 있을 뿐만 아니라 섹터화를 통한 통화 품질의 증가와 기존의 3섹터 기지국 시스템 2세트를 사용하여 구성한 의사 6섹터 기지국 시스템에 비해 채널 자원의 효율적 사용이 가능하게 된다.

도1은 종래 3섹터 기지국을 이용한 의사 6섹터 기지국 시스템의 개략 구성도이고,

도2a는 종래 3섹터 기지국의 Er 핸드오버 및 T 핸드오버를 설명하기 위한 설명도이고,

도2b는 종래 의사 6섹터 기지국의 Er 핸드오버 및 T 핸드오버를 설명하기 위한 설명도이고,

도2c는 일반적인 6섹터 기지국의 섹터간 핸드오버를 설명하기 위한 설명도이고,

도3a는 종래 3섹터 기지국의 채널 할당 일예도이고,

도3b는 종래 의사 6섹터 기지국의 채널 할당 일예도이고,

도3c는 일반적인 6섹터 기지국의 채널 할당 일예도이고,

도4는 종래 3섹터 기지국을 이용한 의사 6섹터 기지국의 섹터 할당 일예도를 보인 것이고,

도5는 종래 의사 6섹터 기지국 시스템에서의 디지털 유니트 셀프 구성도이고,

도6은 본 발명에 의한 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치의 일 실시예를 보인 블록 구성도이고,

도7은 본 발명에서 6섹터 기지국 시스템의 디지털 유니트 셀프 구성도이고,

도8은 도6의 디지털 조합부의 일 실시예를 보인 구성도이고,

도9는 도6의 다중화부 일 실시예를 보인 구성도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : CDMA 채널 카드 어셈블리

200 : 베이스밴드 인터페이스 장치

701, 801 : 디지털 조합부

702, 802 : 디지털/아날로그 변환 및 위상 등화부

706, 806 : 제2 대역 필터

707, 807 : 중간주파수 복조부

708, 808 : 저역 필터링 및 위상 등화부

730, 830 : 다중화부

이하, 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

도6은 본 발명에 의한 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치의 일 실시예를 보인 블록 구성도이다.

여기서 참조부호 100은 베이스밴드 인터페이스 카드 어셈블리(BICA)와 함께 디지털 유니트(DU) 셀프에 실장되며, CDMA 디지털 신호를 처리하는 CDMA 채널 카드 어셈블리(CDCA)이고, 200은 본 발명에 의한 베이스밴드 인터페이스 장치이며, 300은 상기 베이스밴드 인터페이스 장치(200)에서 얻어지는 송신 중간주파수(IF)는 고주파(RF)로 상향 변환하여 출력하고, 수신 고주파는 중간주파수(IF)로 하향 변환하여 상기 베이스밴드 인터페이스 장치(200)에 전달해주는 주파수 상향/하향 변환부이며, 400은 상기 주파수 상향/하향 변환부(300)에서 얻어지는 송신 고주파는 이동국(단말기)으로 송출하고, 그 이동국으로부터 송신된 고주파는 수신하여 상기 주파수 상향/하향 변환부(300)에 전달해주는 안테나부이며, 500은, 상기 디지털 유니트 셀프에 실장되어 기지국 접속 네트워크(BIN)와 인터페이스하며 디지털 유니트의 패킷 데이터를 송수신하고, 디지털 유니트의 상태 정보를 취합하는 셀프 컨트롤 및 라우팅 카드 어셈블리(SRCA : Shelf control & Routing Card Assembly)이고, 600은 GPS로부터 수신한 시간 및 주파수 클럭으로 시스템에서 필요로하는 시스템 클럭(10Mhz)을 발생하는 시간 및 주파수 카드 어셈블리(TFCA)이다.

상기에서, 또한, 상기에서 주파수 상향/하향 변환부(300)는, 상기 제1베이스밴드 인터페이스부(700)에서 얻어지는 1섹터 순방향 신호를 고주파수로 상향 변환하는 주파수 상향 변환기(311), 상기 안테나부(400)에서 얻어지는 해당 섹터의 다이버시티 안테나를 통해 수신한 고주파수를 각각 중간주파수로 하향 변환하는 제1 및 제2 주파수 하향 변환기(312)(313)로 이루어진 제1 주파수 상향/하향 변환부(310)와; 상기 제2베이스밴드 인터페이스부(800)에서 얻어지는 1섹터 순방향신호를 고주파수로 상향 변환하는 주파수 상향 변환기(321), 상기 안테나부(400)에서 얻어지는 해당 섹터의 다이버시티 안테나를 통해 수신한 고주파수를 각각 중간주파수로 하향 변환하는 제1 및 제2 주파수 하향 변환기(322)(323)로 이루어진 제2 주파수 상향/하향 변환부(320)로 구성된다.

또한, 상기 베이스밴드 인터페이스 장치(200)는, 상기 CDMA 채널 카드 어셈블리(100)에서 얻어지는 6섹터 순방향 I,Q(ODD, EVEN)의 기저대역 디지털 신호중 임의의 1섹터 순방향 I,Q의 기저대역 디지털 신호를 처리하고, 주파수 상향/하향 변환부(300)에서 전달되는 수신 1섹터 신호를 처리하여 상기 CDMA 채널 카드 어셈블리(100)에 전달해주는 제1 베이스밴드 인터페이스부(700)와, 상기 CDMA 채널 카드 어셈블리(100)에서 얻어지는 6섹터 순방향 I,Q(ODD, EVEN)의 기저대역 디지털 신호중 상기 제1 베이스밴드 인터페이스부(700)에서 처리한 1섹터 신호를 제외한 다른 1섹터 순방향 I,Q의 기저대역 디지털 신호를 처리하고, 주파수 상향/하향 변환부(300)에서 전달되는 상기 수신 1섹터 신호와 다른 수신 1섹터 신호를 처리하여 상기 CDMA 채널 카드 어셈블리(100)에 전달해주는 제2 베이스밴드 인터페이스부(800)와, 상기 주파수 상향/하향 변환부(300)에서 얻어지는 역방향 수신 중간주파수를 복조하기 위한 기준 주파수를 발생하는 위상 동기 루프(900)로 구성된다.

또한, 상기 제1 베이스밴드 인터페이스부(700)는 상기 CDMA 채널 카드 어셈블리(100)에서 얻어지는 순방향 6섹터 기저대역 디지털 신호중 임의의 1섹터 순방향 기저대역 디지털 신호를 조합하는 디지털 조합부(701)와, 상기 디지털조합부(701)에서 얻어지는 디지털 신호를 아날로그 신호로 변환하고 이를 소정 레벨로 증폭한 후 위상을 등화하는 디지털/아날로그 변환 및 위상 등화부(702)와, 상기 디지털/아날로그 변환 및 위상 등화부(702)에서 얻어지는 순방향 신호를 저역 필터링하는 저역 필터(703)와, 상기 저역 필터(703)에서 출력되는 순방향 신호를 직교 위상 변조(QPSK) 방식으로 변조하여 4.95Mhz의 중간주파수(IF)를 출력하는 중간주파 변조부(704)와, 상기 중간주파 변조부(704)에서 얻어지는 중간주파 신호를 대역 필터링한 후 상기 주파수 상향/하향 변환부(300)에 전달해주는 제1 대역 필터(705)와, 상기 주파수 상향/하향 변환부(300)에서 얻어지는 경로가 다른 2개의 역방향 수신 중간주파수를 각각 설정 대역으로 필터링하여 출력하는 제2대역필터(706)와, 상기 제2대역필터(706)에서 얻어지는 신호의 이득을 조정하고 상기 위상 동기 루프(900)에서 얻어지는 IF 복조를 위한 주파수와 상기 이득이 조정된 수신 신호를 혼합하여 기저대역의 동상(In-phase) 성분 I와 직각(Quadrature) 성분 Q로 수신 중간주파수를 복조하는 중간주파수 복조부(707)와, 상기 중간주파수 복조부(707)에서 얻어지는 I,Q 기저대역 신호를 각각 저역 필터링하고 위상 등화하여 출력하는 저역 필터링 및 위상 등화부(708)와, 상기 저역 필터링 및 위상 등화부(708)에서 얻어지는 I,Q신호를 각각 디지털 신호로 변환하고, 그 변환한 디지털 신호에 대응하는 자동 이득 제어 데이터를 추출한 후 아날로그 신호로 변환하여 상기 중간주파수 복조부(707)에 이득 조절용으로 제공해주는 자동 이득 조절부(710)와, 상기 자동 이득 조절부(710)에서 디지털로 변환된 I,Q 신호를 다중화하여 상기 CDMA 채널 카드 어셈블리(100)에 전달해주는 다중화부(730)로 구성된다.

상기에서, 중간주파수 복조부(707)는 상기 자동 이득 조절부(710)에서 얻어지는 이득 조절 전압에 따라 상기 제2대역필터(706)에서 얻어지는 역방향 수신 중간주파수의 이득을 조절하고, 아울러 상기 제2대역필터(706)에서 얻어지는 역방향 수신 중간주파수를 상기 위상 동기 루프(705)에서 얻어지는 소정의 주파수와 혼합하여 I,Q 신호로 만드는 제1 및 제2 중간주파수 복조기(707a)(707b)로 구성된다.

또한, 상기 저역 필터링 및 위상 등화부(708)는 상기 제1중간주파수 복조기(707a)에서 얻어지는 I기저대역 신호를 저역 필터링하고 위상 등화하는 제1 저역 필터링 및 위상 등화기(708a)와, 상기 제2중간주파수 복조기(707b)에서 얻어지는 Q기저대역 신호를 저역 필터링하고 위상 등화하는 제2 저역 필터링 및 위상 등화기(708b)로 구성된다.

또한, 상기 자동 이득 조절부(710)는, 상기 저역 필터링 및 위상 등화부(708)에서 얻어지는 아날로그 I기저대역 신호를 디지털 I기저대역 신호로 변환하는 제1아날로그/디지털 변환기(711)와, 상기 제1아날로그/디지털 변환기(711)에서 얻어지는 디지털 I기저대역 신호를 래치하는 제1래치(712)와, 상기 제1래치(712)의 출력 신호를 어드레스로 제공받아 그에 대응하는 자동 이득 조절신호를 출력하는 제1롬(713)과, 상기 제1롬(713)에서 출력되는 디지털 이득 조절 데이터를 그에 대응하는 아날로그 신호로 변환하는 제1디지털/아날로그 변환기(714)와, 상기 제1디지털/아날로그 변환기(714)에서 얻어지는 아날로그 이득 조절신호를 적분하여 상기 제1중간주파수 복조기(707a)에 전달해주는 제1적분기(715)와, 상기 저역 필터링 및 위상 등화부(708)에서 얻어지는 아날로그 Q기저대역 신호를 디지털Q기저대역 신호로 변환하는 제2아날로그/디지털 변환기(716)와, 상기 제2아날로그/디지털 변환기(716)에서 얻어지는 디지털 Q기저대역 신호를 래치하는 제2래치(717)와, 상기 제2래치(717)의 출력 신호를 어드레스로 제공받아 그에 대응하는 자동 이득 조절신호를 출력하는 제2롬(718)과, 상기 제2롬(718)에서 출력되는 디지털 이득 조절 데이터를 그에 대응하는 아날로그 신호로 변환하는 제2디지털/아날로그 변환기(719)와, 상기 제2디지털/아날로그 변환기(719)에서 얻어지는 아날로그 이득 조절신호를 적분하여 상기 제2중간주파수 복조기(707b)에 전달해주는 제2적분기(720)로 구성된다.

상기 제2 베이스밴드 인터페이스부(800)는 상기 CDMA 채널 카드 어셈블리(100)에서 얻어지는 순방향 6섹터 기저대역 디지털 신호중 상기 제1 베이스밴드 인터페이스부(700)에서 처리한 1섹터 순방향 기저대역 신호와 다른 임의의 1섹터 순방향 기저대역 디지털 신호를 조합하는 디지털 조합부(801)와, 상기 디지털 조합부(801)에서 얻어지는 디지털 신호를 아날로그 신호로 변환하고 이를 소정 레벨로 증폭한 후 위상을 등화하는 디지털/아날로그 변환 및 위상 등화부(802)와, 상기 디지털/아날로그 변환 및 위상 등화부(802)에서 얻어지는 순방향 신호를 저역 필터링하는 저역 필터(803)와, 상기 저역 필터(803)에서 출력되는 순방향 신호를 직교 위상 변조(QPSK) 방식으로 변조하여 4.95Mhz의 중간주파수(IF)를 출력하는 중간주파수 변조부(804)와, 상기 중간주파수 변조부(804)에서 얻어지는 중간주파 신호를 대역 필터링한 후 상기 주파수 상향/하향 변환부(300)에 전달해주는 제1 대역 필터(805)와, 상기 주파수 상향/하향 변환부(300)에서 얻어지는 경로가 다른 2개의역방향 수신 중간주파수를 각각 설정 대역으로 필터링하여 출력하는 제2대역필터(806)와, 상기 제2대역필터(806)에서 얻어지는 신호의 이득을 조정하고 상기 위상 동기 루프(900)에서 얻어지는 IF 복조를 위한 주파수와 상기 이득이 조정된 수신 신호를 혼합하여 기저대역의 동상(In-phase) 성분 I와 직각(Quadrature) 성분 Q로 수신 중간주파수를 복조하는 중간주파수 복조부(807)와, 상기 중간주파수 복조부(807)에서 얻어지는 I,Q 기저대역 신호를 각각 저역 필터링하고 위상 등화하여 출력하는 저역 필터링 및 위상 등화부(808)와, 상기 저역 필터링 및 위상 등화부(808)에서 얻어지는 I,Q신호를 각각 디지털 신호로 변환하고, 그 변환한 디지털 신호에 대응하는 자동 이득 제어 데이터를 추출한 후 아날로그 신호로 변환하여 상기 중간주파수 복조부(807)에 이득 조절용으로 제공해주는 자동 이득 조절부(810)와, 상기 자동 이득 조절부(810)에서 디지털로 변환된 I,Q 신호를 다중화하여 상기 CDMA 채널 카드 어셈블리(100)에 전달해주는 다중화부(830)로 구성된다.

상기에서, 중간주파수 복조부(807)는 상기 자동 이득 조절부(810)에서 얻어지는 이득 조절 전압에 따라 상기 제2대역필터(806)에서 얻어지는 역방향 수신 중간주파수의 이득을 조절하고, 아울러 상기 제2대역필터(806)에서 얻어지는 역방향 수신 중간주파수를 상기 위상 동기 루프(805)에서 얻어지는 소정의 주파수와 혼합하여 I,Q 신호로 만드는 제1 및 제2 중간주파수 복조기(807a)(807b)로 구성된다.

또한, 상기 저역 필터링 및 위상 등화부(808)는 상기 제1중간주파수 복조기(807a)에서 얻어지는 I기저대역 신호를 저역 필터링하고 위상 등화하는 제1 저역 필터링 및 위상 등화기(808a)와, 상기 제2중간주파수 복조기(807b)에서 얻어지는 Q기저대역 신호를 저역 필터링하고 위상 등화하는 제2 저역 필터링 및 위상 등화기(808b)로 구성된다.

또한, 상기 자동 이득 조절부(810)는, 상기 저역 필터링 및 위상 등화부(808)에서 얻어지는 아날로그 I기저대역 신호를 디지털 I기저대역 신호로 변환하는 제1아날로그/디지털 변환기(811)와, 상기 제1아날로그/디지털 변환기(811)에서 얻어지는 디지털 I기저대역 신호를 래치하는 제1래치(812)와, 상기 제1래치(812)의 출력 신호를 어드레스로 제공받아 그에 대응하는 자동 이득 조절신호를 출력하는 제1롬(813)과, 상기 제1롬(813)에서 출력되는 디지털 이득 조절 데이터를 그에 대응하는 아날로그 신호로 변환하는 제1디지털/아날로그 변환기(814)와, 상기 제1디지털/아날로그 변환기(814)에서 얻어지는 아날로그 이득 조절신호를 적분하여 상기 제1중간주파수 복조기(807a)에 전달해주는 제1적분기(815)와, 상기 저역 필터링 및 위상 등화부(808)에서 얻어지는 아날로그 Q기저대역 신호를 디지털 Q기저대역 신호로 변환하는 제2아날로그/디지털 변환기(816)와, 상기 제2아날로그/디지털 변환기(816)에서 얻어지는 디지털 Q기저대역 신호를 래치하는 제2래치(817)와, 상기 제2래치(817)의 출력 신호를 어드레스로 제공받아 그에 대응하는 자동 이득 조절신호를 출력하는 제2롬(818)과, 상기 제2롬(818)에서 출력되는 디지털 이득 조절 데이터를 그에 대응하는 아날로그 신호로 변환하는 제2디지털/아날로그 변환기(819)와, 상기 제2디지털/아날로그 변환기(819)에서 얻어지는 아날로그 이득 조절신호를 적분하여 상기 제2중간주파수 복조기(807b)에 전달해주는 제2적분기(820)로 구성된다.

이상과 같은 구성의 베이스밴드 인터페이스 장치는,

하나의 베이스밴드 인터페이스 장치에서 6개의 섹터중 2개의 섹터 신호를 처리하므로, 도7에 도시된 바와 같이, 하나의 디지털 유니트 셀프에는 베이스밴드 인터페이스 카드 어셈블리(BICA)가 3개 구비된다. 도7에서는 베이스밴드 인터페이스 카드 어셈블리(BICA)가 4개로 구현되어 있는데, 이 중 3개는 주지한 6섹터 신호 처리용이고, 나머지 하나는 리던던시용이다. 즉, 3개의 BICA중 임의의 BICA에서 장애가 발생하면 제일 먼저 장애가 발생한 BICA를 리던던시용 BICA로 절체하여 사용토록 한다.

이하에서는 베이스밴드 인터페이스 장치의 구체적인 작용을 설명하며, 특히 설명의 편의와 이해를 돕기 위해서 순방향 링크(Forward Link)와 역방향 링크(Reverse Link)로 분리하여 설명한다.

먼저, 순방향 링크(제어국에서 기지국방향의 신호 흐름)에서 베이스밴드 인터페이스 장치(200)가 실장되는 디지털 유니트 셀프(도7참조)에 실장된 복수개의 CDMA 채널 카드 어셈블리(CDCA)(100 : 여기서 CDCA는기지국의 구성 형상에 따라 그 개수가 다르며, 본 발명에서는 최대 실장 가능 개수인 10개를 기준으로 한다)에서 출력되는 6섹터의 I,Q(ODD, EVEN)신호중 1섹터의 I,Q 기저대역 디지털 신호는 제1 베이스밴드 인터페이스부(700)내의 디지털 조합부(701)에 입력된다. 이때 CDCA(100)에서 출력되는 데이터 라인 수를 최소화하고 안정된 데이터를 전송하기 위해서, CDCA(100)와 베이스밴드 인터페이스 장치(200)간에는 백보드 트랜시버 로직(BTL : Backboard Transceiver Logic)을 사용한다.

한편, 상기 디지털 조합부(701)는 상기 CDCA(100)에서 얻어지는 1섹터의 I,Q 디지털 기저대역 신호를 조합하여 그 결과치를 후단의 디지털/아날로그 변환 및 위상 등화부(702)에 전달한다.

이를 좀 더 상세히 설명하면,

상기 디지털 조합부(701)는 도8에 도시된 바와 같이, 상기 CDCA(100)에서 출력되는 1섹터의 디지털 I,Q 기저대역 신호를 버퍼링하는 입력 버퍼(1010)와, 베이스밴드 인터페이스 장치에서 자체적으로 BICA 보드를 테스트하기 위한 시험 패턴(Test Pattern)을 발생하는 테스트 패턴 발생기(1020)와, 상기 입력 버퍼(1010)의 출력과 상기 테스트 패턴 발생기(1020)에서 발생된 테스트 패턴을 멀티플렉싱하는 2:1 멀티플렉서(1030)와, 상기 2:1 멀티플렉서(1030)에서 출력되는 I,Q 신호중 I신호에 대한 패리티를 검색하는 I신호 패리티 검색부(1040)와, 상기 2;1 멀티플렉서(1030)에서 출력되는 I,Q신호중 Q신호에 대한 패리티를 검색하는 Q신호 패리티 검색부(1050)와, 상기 I/Q신호 패리티 검색부(1040)(1050)에서 패리티 에러가 검출된 경우 패리티 에러에 대한 인터럽트를 발생시키는 패리티 에러 인터럽트 발생부(1060)와, 상기 I/Q신호 패리티 검색부(1040)(1050)에서 패리티 에러가 검출된 경우 이를 크로스 체크할 수 있도록 패리티 에러를 발생해주는 패리티 에러 발생부(1070)와, 상기 패리티 에러 발생부(1070)에서 발생되는 I,Q신호의 패리티 에러를 크로스 체킹하는 패리티 크로스 검색부(1080)와, 상기 2:1 멀티플렉서(1030)에서 출력되는 I,Q신호중 I신호를 소정 개수씩 직렬로 가산하는 I신호 직렬 가산부(1100)와, 상기 2:1 멀티플렉서(1030)에서 출력되는 I,Q신호중 Q신호를 소정 개수씩 직렬로 가산하는 Q신호 직렬 가산부(1200)와, 상기 I/Q신호 직렬 가산부(1100)(1200)에서 각각 출력되는 직렬 I,Q신호를 각각 병렬 신호로 변환하는 직렬/병렬 변환부(1300)와, 상기 직렬/병렬 변환부(1300)에서 출력되는 데이터의 포화 여부를 검색하고, 비포화시에는 가산된 데이터를 그대로 후단에 출력해주고, 포화시에는 포화된 데이터를 모두 클리어시키는 가산 데이터 포화 검색부(1400)로 구성된다.

이와 같이 구성된 디지털 조합부(701)는, 먼저 입력 버퍼(1010)에서 상기 CDCA(100)에서 출력되는 1섹터의 디지털 I,Q 기저대역 신호를 버퍼링하여 각 채널 당 4비트의 I,Q데이터를 출력하여 2;1 멀티플렉서(1030)에 전달한다.

테스트 패턴 발생기(1020)는 베이스밴드 인터페이스 장치에서 자체적으로 BICA 보드를 테스트하기 위한 시험 패턴(Test Pattern)을 각 채널당 4비트로 발생하여 상기 2:1 멀티플렉서(1020)에 전달하게 되며, 상기 2:1 멀티플렉서(1030)는, 상기 입력 버퍼(1010)의 4비트 출력과 상기 테스트 패턴 발생기(1020)에서 발생된 4비트의 테스트 패턴을 멀티플렉싱하여 각 채널 당 2비트의 I,Q신호로 출력한다.

I신호 패리티 검색부(1040)는 상기 2:1 멀티플렉서(1030)에서 출력되는 I,Q 신호중 I신호에 대한 패리티를 각 채널마다 검색하여 그 결과치를 출력하게 되며, 아울러 Q신호 패리티 검색부(1040)도 상기 2;1 멀티플렉서(1030)에서 출력되는 I,Q신호중 Q신호에 대한 패리티를 각 채널마다 검색하여 그 결과치를 출력하게 된다.

패리티 에러 인터럽트 발생부(1060)는, 상기 I/Q신호 패리티 검색부(1040)(1050)에서 출력되는 신호를 검색하고, 그 검색 결과 패리티 에러가검출된 경우에는 패리티 에러에 대한 인터럽트를 발생시켜 패리티 에러가 발생한 해당 I,Q 데이터 스트림이 후단에 전송되는 것을 방지한다.

그리고 패리티 에러 발생부(1070)는 상기 I/Q신호 패리티 검색부(1040)(1050)에서 패리티 에러가 검출된 경우, 이를 크로스로 검색할 수 있도록 패리티 에러를 발생해주며, 패리티 크로스 검색부(1080)는 크로스 검색 비트에 따라 상기 패리티 에러 발생부(1070)에서 출력되는 I,Q 데이터 스트림을 크로스 검색한다.

즉, 패리티 크로스 검색부(1080)는, 입력되는 크로스 체크 비트가 '0'일 경우, I나 Q 둘 중 어느 하나라도 패리티 에러가 발생하면 해당 I,Q 데이터 스트림을 모두 버리게 되며, 이와는 달리 상기 크로스 체크 비트가 '1'일 경우에는 I나 Q 둘 중 패리티 에러가 발생한 데이터 스트림만을 버리게 된다.

다음으로, I신호 직렬 가산부(1100)는 상기 2:1 멀티플렉서(1030)에서 출력되는 I,Q신호중 각 채널의 I신호만을 2비트 전 가산기를 사용하여 4단계의 데이터 가산을 수행한다.

즉, I신호 직렬 가산부(1100)는, 상기 2;1 멀티플렉서(1030)에서 출력되는 10채널의 신호를 제1 내지 제5 2비트 가산기(1111 ~ 1115)에서 각각 두 채널씩 가산을 하며, 다시 제6 2비트 가산기(1116)에서 상기 제1 및 제2 2비트 가산기(1111)(1112)의 출력신호를 가산하며, 제7 2비트 가산기(1117)에서 상기 제3 및 제4 2비트 가산기(1113)(1114)의 출력을 가산한다. 이때 제1 지연 버퍼(1118)는 상기 제6 및 제7 2비트 가산기(1116)(1117)에서 가산을 수행하는 동안의 시간 만큼제5 2비트 가산기(1115)의 출력 신호를 지연시켜 출력한다. 다음으로, 제8 2비트 가산기(1119)는 상기 제6 및 제7 2비트 가산기(1116)(1117)의 출력 신호를 가산하여 출력하게 되며, 마찬가지로 제2 지연 버퍼(1120)도 상기 제8 2비트 가산기(1119)가 가산을 수행하는 동안의 시간 만큼 상기 제1 지연 버퍼(1118)의 출력 신호를 지연시켜 출력한다. 그리고 4단계 2비트 전 가산기의 마지막 가산기인 제9 2비트 가산기(1121)는 상기 제8 2비트 가산기(1119)의 출력 신호와 상기 제2 지연 버퍼(1120)의 출력 신호를 가산하여 최종적인 I신호를 출력하게 된다. 여기서 출력되는 I신호는 16비트 직렬 데이터이다.

마찬가지로, 상기 Q신호 직렬 가산부(1200)도 상기 I신호 직렬 가산부(1100)와 동일하게 4단계의 전 가산기로 이루어져, 상기 2:1 멀티플렉서(1030)에서 출력되는 I,Q신호중 Q신호를 동일한 방법으로 가산하여 16비트 직렬 Q신호를 출력한다.

이렇게 출력되는 16비트씩의 I,Q신호는 직렬/병렬 변환부(1300)에서 각각 병렬 16비트 I,Q 신호로 변환이 된후, 가산 데이터 포화 검색부(1400)에 전달된다.

그러면 가산 데이터 포화 검색부(1400)는, 최종 디지털 가산된 16비트 데이터가 포화되었는지를 확인하게 되며, 이때 16비트의 데이터가 포화된 경우에는 해당 데이터를 모드 클리어시키게 되며, 이와는 달리 16비트의 데이터가 비포화 상태이면 이를 그대로 후단에 전달해준다. 여기서 가산 데이터 포화 검색 동작은 I,Q신호 별도로 포화가 검색된다.

이상에서 설명한 디지털 조합부(701)는 실제로 디지털 조합부(701)를 구성하는 핵심적인 부분에 대한 구성과 그 설명이며, 이외에도 디지털 조합부(701)내에는종래의 디지털 조합부에도 존재하는 소정개의 블록들이(카드 폴트 검색블록, 시스템 클럭 폴트 검색블록, 섹터 리던던시 제어블록, 서브-클럭 발생블록, 인에이블 클럭 발생블록) 더 부가되어 동작한다.

이를 간략히 살펴보면, 카드 폴트 검색블록은, 시스템 클럭 정상 유무, PLL 록의 정상 유무, 패리티 에러 발생 유무, I,Q,TX IF 데이터의 정상 유무를 검색하여 BICA가 정상적으로 동작하는지의 여부를 판단하고, 이를 SRCA로 전달하는 역할을 한다.

또한, 시스템 클럭 폴트 검색블록은, SRCA에서 제공되는 시스템 클럭이 정상인지를 체크하며, 이 시스템 클럭이 비정상일 경우 카드 장애(Fail) 신호를 발생시키고, 이를 SRCA에 보고한다.

또한, 섹터 리던던시 제어블록은, 하나의 보드에 2섹터가 구성되어 있으므로, 그 중 한 섹터라도 패리티 에러가 발생한 경우에는 상기 SRCA의 제어에 의해서 리던던시 카드로의 절체를 제어하는 기능을 한다.

또한, I,Q,TX IF 데이터 폴트 검색블록은, 순방향 링크상의 신호가 정상적으로 출력되고 있는지를 확인하기 위하여 QPSK 변조를 거친 I,Q,IF 신호와 I,Q,IF 신호를 아날로그 가산한 송신 IF 신호의 레벨을 측정하며, 그 측정값을 가지고 송신 IF 신호가 정상적으로 출력되는지를 판단하고 이 결과를 SRCA로 전송한다.

또한, 서브 클록 발생블록은, SRCA로부터 수신된 시스템 클록과 짝수 초(EVEN SEC) 펄스를 가지고 BICA에서 필요한 다수의 클록들을 분주하는 역할을 한다.

예를 들어, 마스터 인에이블 시그널용 클록(DA[]), 직렬/병렬 변환용 클록(latch_clk), 디지털/아날로그 변환용 클록(da_clk), 테스트 패턴 발생용 클록(da_clk1)이 있다.

한편, 디지털/아날로그 변환 및 위상 등화부(702)는, 상기 디지털 조합부(701)에서 출력되는 순방향 1섹터의 I,Q신호를 기저대역의 아날로그 신호로 변환을 하고, 이를 소정 대역으로 증폭시킨다. 그런 후 LC 저역 필터를 이용하여 기저대역 이외의 대역에서 존재하는 불필요한 신호를 감쇄시키게 되며, 이후 상기 LC 저역 필터를 통한 I,Q 아날로그 신호의 피크 투 피크(peak to peak)가 동일하도록 가변적으로 증폭한다. 그런 다음 위상 등화기를 이용하여 기저대역의 아날로그 신호의 위상을 인위적으로 비선형화시켜 등화를 하게 된다.

상기 위상이 등화된 아날로그 기저대역 신호는 저역 필터(703)에서 아날로그 신호의 대역을 제한하고, 잡음을 제거하게 되며, 이렇게 대역 제한 및 잡음이 제거된 기저대역 아날로그 신호는 중간주파수 변조부(704)에서 QPSK 방식에 의해 중간주파수로 변조가 된다.

즉, 중간주파수 변조부(704)는 상기 위상 동기 루프(900)에서 19.8Mhz를 4분주한 4.95Mhz를 가지고 입력되는 I,Q 기저대역 신호를 IF신호(4.95Mhz)로 각각 변조하게 되며, 이러한 변조를 위해서 믹서를 사용한다. 또한, QPSK 변조를 위해서, I성분과 Q성분의 합을 위한 액티브 연산 증폭기를 사용한다. 이때 출력 IF 신호의 전력은 7.5dBm이고, 최대 전력은 +7.5dBm이다. 또한, 증폭단의 노말 이득은 24dB이고, 가변 가능 영역은 ±5dB이다.

다음으로, 제1 대역 필터(705)는, 상기 중간주파수 변조부(704)에서 출력되는 IF신호의 대역 제한 및 잡음을 제거하게 된다. 여기서 대역 필터로는 수동 4차 Chebyshev 필터를 사용한다.

한편, 도면에는 도시하지 않았지만, 베이스밴드 인터페이스 장치의 최종단에는 이득이 0dB인 출력 버퍼가 있으며, 또한 각 슬롯의 섹터에 맞는 출력을 선택하기 위해 아날로그 스위치도 구비된다.

그리고 도면에는 도시하지 않았지만, 베이스밴드 인터페이스 장치에는, 통상적으로 폴트 검출 블록이 구비된다. 한 장의 BICA는 각 섹터 전송 모듈을 독립적으로 갖고 있으며, 독립 전송 모듈이 정상적으로 동작하지 않을 경우 순방향 전송이 중지된다. 따라서 각각의 BICA의 전송 모듈이 섹터 각각에 대한 정상 유무를 확인해야 한다. 이를 위해 폴트 검출 블록이 필요하며, 이는 한 섹터의 전송 모듈을 확인하기 위해서 I,Q경로의 입력 신호와 IF출력 신호를 각각 측정하고, TX_I_DET 신호, TX_Q_DET 신호 및 IF_OUT_DET 신호를 생성한 후 이를 내부적으로 조합하여 BICA 출력의 장애(Fail) 여부를 판정하게 된다.

이상에서 설명한 바는 베이스밴드 인터페이스 장치중 1섹터 베이스밴드 인터페이스부의 순방향 링크를 설명하였으며, 이하에서는 1섹터 베이스밴드 인터페이스부의 역방향 링크를 설명한다.

먼저, 제2 대역 필터(706)는, 6차의 수동 Chebyshev 필터를 이용하며, 주파수 상향/하향 변환부(300)중 제1 주파수 상향/하향 변환기(310)에서 출력되는 1섹터의 역방향 중간주파수 신호를 대역 필터링하게 된다.

여기서 제2 대역 필터(706)에 입력되는 신호는, 경로 다이버시티를 위해서 2개의 수신 안테나를 사용하므로 1섹터당 2개의 역방향 신호가 입력된다.

따라서 제2 대역 필터(706)의 출력 신호도 2개의 경로를 갖는 동일한 섹터의 신호가 되며, 이렇게 출력되는 두개의 1섹터 역방향 수신 신호는 중간주파수 복조부(707)내의 제1 및 제2 중간주파수 복조기(707a)(707b)에 각각 입력된다.

즉, 제1 중간주파수 복조기(707a)는 내부의 전압 조정 증폭기를 이용하여 후단의 자동 이득 조절부(710)에서 얻어지는 이득 조절 전압에 따라 입력 신호를 가변 증폭하게 되고, 믹서를 이용하여 입력 IF 신호와 발진 주파수 4.95Mhz를 곱하여 0 ~ 630Khz의 기저대역 신호 I신호를 복조하게 된다. 마찬가지로 제2 중간주파수 복조기(707b)도 내부의 전압 조정 증폭기를 이용하여 후단의 자동 이득 조절부(710)에서 얻어지는 이득 조절 전압에 따라 입력 신호를 가변 증폭하게 되고, 믹서를 이용하여 입력 IF 신호를 상기 발진 주파수와 위상이 90도 차이가 나는 발진 주파수 4.95Mhz를 곱하여 0 ~ 630Khz의 기저대역 신호 Q신호를 복조하게 된다.

이와 같이 복조된 I,Q 아날로그 기저대역 신호는 저역 필터링 및 위상 등화부(708)에 입력된다.

상기 저역 필터링 및 위상 등화부(708)내의 제1 저역 필터링 및 위상 등화기(708a)는 3차의 수동 필터로 입력 I 기저대역 신호를 저역 필터링한다. 여기서 저역 필터는 900Khz에서 노치(Notch)특성을 갖으며, 최대 삽입 손실은 3dB이고, 특성 임피던스는 500오옴이다. 다음으로 신호가 저역 필터를 통과하게 되면 손실이발생하며, 이러한 손실을 보상하기 위해서 기저대역 증폭기로 저역 필터를 통한 I신호를 소정 레벨로 증폭한다. 여기서 기저대역 증폭기는, 공칭이득 26dB를 갖도록 세팅된 증폭기이다. 이후 위상 등화기는 역방향 링크 신호의 위상을 선형화시켜 전체적으로 IMS(Integrated Mean Square) 위상 오차가 0.01rad2보다 작도록 한다.

또한, 저역 필터링 및 위상 등화부(708)내의 제2 저역 필터링 위상 등화기(708b)는 3차의 수동 필터로 입력 Q 기저대역 신호를 저역 필터링한다. 여기서 저역 필터는 900Khz에서 노치(Notch)특성을 갖으며, 최대 삽입 손실은 3dB이고, 특성 임피던스는 500오옴이다. 다음으로 신호가 저역 필터를 통과하게 되면 손실이 발생하며, 이러한 손실을 보상하기 위해서 기저대역 증폭기로 저역 필터를 통한 Q신호를 소정 레벨로 증폭한다. 여기서 기저대역 증폭기는, 공칭이득 26dB를 갖도록 세팅된 증폭기이다. 다음으로, 위상 등화기는 역방향 링크 신호의 위상을 선형화시켜 전체적으로 IMS(Integrated Mean Square) 위상 오차가 0.01rad2보다 작도록 한다.

상기 제1 저역 필터링 및 위상 등화기(708a)에서 출력되는 I 아날로그 기저대역 신호는 제1 아날로그/디지털 변환기(711)에서 9.8304Mhz로 샘플링 주파수에 의해 샘플링된 후 각 샘플이 4비트 디지털 신호로 변환된다.

이렇게 변환된 4비트 I신호는 제1 래치(712)에서 래치된 후, 자동 이득 조절을 위한 이득 조절 데이터가 저장된 제1롬(713)에 어드레스로 인가되어 해당 이득 조절 데이터가 출력되도록 한다.

제1롬(713)에서 출력되는 이득 조절 데이터는 8비트 디지털 데이터이며, 제1디지털/아날로그 변환기(714)는 이를 아날로그 전압으로 변환을 한다.

여기서 디지털/아날로그 변환기(714)에 입력되는 데이터와 출력 전압의 관계는 하기 [표1]과 같다.

입 력 (HEX)	출 력 (V)
7	7.5
6	6.5
0	0.5
F	-0.5
E	-1.5
8	-7.5

이렇게 변환된 이득 조절 전압은 제1적분기(715)에서 적분된 후 그 적분 전압이 상기 제1중간주파수 복조기(707a)에 이득 조정 전압으로 인가된다.

다음으로, 상기 제2 저역 필터링 및 위상 등화기(708b)에서 출력되는 Q 아날로그 기저대역 신호는 제2 아날로그/디지털 변환기(716)에서 9.8304Mhz로 샘플링 주파수에 의해 샘플링된 후 각 샘플이 4비트 디지털 신호로 변환된다.

이렇게 변환된 4비트 Q신호는 제2 래치(717)에서 래치된 후, 자동 이득 조절을 위한 이득 조절 데이터가 저장된 제2롬(718)에 어드레스로 인가되어 해당 이득 조절 데이터가 출력되도록 한다.

제2롬(718)에서 출력되는 이득 조절 데이터는 8비트 디지털 데이터이며, 제2 디지털/아날로그 변환기(719)는 이를 아날로그 전압으로 변환을 한다.

여기서 디지털/아날로그 변환기(719)에 입력되는 데이터와 출력 전압의 관계는 하기 [표2]와 같다.

입 력 (HEX)	출 력 (V)
7	7.5
6	6.5
0	0.5
F	-0.5
E	-1.5
8	-7.5

이렇게 변환된 이득 조절 전압은 제2적분기(720)에서 적분된 후 그 적분 전압이 상기 제2중간주파수 복조기(707b)에 이득 조정 전압으로 인가된다.

상기에서 제1 및 제2 아날로그/디지털 변환기(711)(716), 제1 및 제2 래치(712)(717), 제1 및 제2 롬(713)(718), 제1 및 제2 디지털/아날로그 변환기(714)(719), 제1 및 제2 적분기(715)(720)은, 자동 이득 제어 회로를 구성한다.

한편, 상기 제1 및 제2 아날로그/디지털 변환기(711)(716)에서 출력되는 I,Q 기저대역 신호는 다중화부(730)에 입력되며, 다중화부(30)는 이를 다중화하여 8비트 역방향 수신 데이터로 상기 CDCA(100)로 전달한다.

여기서, 다중화부(730)는, 도9에 도시된 바와 같이, 입력되는 시스템 클럭(SYS_CLK)과 /PP2S에 따라 제1 및 제2 클럭 펄스(CP1)(CP2)를 발생하는 클럭 펄스 발생기(737)와, 상기 클럭 펄스 발생기(737)에서 발생된 제1 클럭 펄스(CP1)에 동기하여 상기 제1 아날로그/디지털 변환기(711)에서 출력되는 I기저대역 신호를 버퍼링하는 제1 데이터 버퍼(731)와, 상기 클럭 펄스 발생기(737)에서 발생된 제2 클럭 펄스(CP2)에 동기하여 상기 제2 아날로그/디지털 변환기(716)에서 출력되는 Q기저대역 신호를 버퍼링하는 제2 데이터 버퍼(732)와, 상기 제2 클럭 펄스(CP2)에 동기하여 상기 제2 데이터 버퍼(732)의 출력 데이터를 재채 버퍼링하는 제3 데이터 버퍼(733)와, 상기 제1 데이터 버퍼(731)의 출력중 상위 4비트와 상기 제3 데이터 버퍼(733)의 출력중 상위 4비트를 다중화하는 제1 멀티플렉서(734)와, 상기 제1 데이터 버퍼(731)의 출력중 하위 4비트와 상기 제3 데이터 버퍼(733)의 출력중 하위 4비트를 다중화하는 제2 멀티플렉서(735)와, 상기 제1 및 제2 멀티플렉서(734)(735)에서 각각 출력되는 다중화 데이터를 상기 시스템 클럭에 동기하여 버퍼링하는 제4 데이터 버퍼(735)와, 상기 시스템 클럭에 동기하여 상기 제4 데이터 버퍼(735)의 출력 데이터를 버퍼링하여 상기 CDMA 채널 카드 어셈블리(100)에 역방향 수신 데이터로 전달해주는 제5 데이터 버퍼(736)로 구성된다.

이와 같이 구성된 다중화부(730)는, 먼저 클럭 펄스 발생기(737)에서 입력되는 시스템 클럭(SYS_CLK)과 /PP2S에 따라 제1 및 제2 클럭 펄스(CP1)(CP2)를 발생하게 되며, 제1 데이터 버퍼(731)는 상기 클럭 펄스 발생기(737)에서 발생된 제1 클럭 펄스(CP1)에 동기하여 상기 제1 아날로그/디지털 변환기(711)에서 출력되는 I기저대역 신호를 버퍼링한다.

아울러 제2 데이터 버퍼(732)는, 상기 클럭 펄스 발생기(737)에서 발생된 제2 클럭 펄스(CP2)에 동기하여 상기 제2 아날로그/디지털 변환기(716)에서 출력되는 Q기저대역 신호를 버퍼링하게 되며, 제3 데이터 버퍼(733)는, 상기 제2 클럭 펄스(CP2)에 동기하여 상기 제2 데이터 버퍼(732)의 출력 데이터를 재채 버퍼링한다.

그러면 제1 멀티플렉서(734)는, 상기 제1 데이터 버퍼(731)의 출력중 상위 4비트와 상기 제3 데이터 버퍼(733)의 출력중 상위 4비트를 다중화하여 출력하게 되며, 제2 멀티플렉서(735)는 상기 제1 데이터 버퍼(731)의 출력중 하위 4비트와 상기 제3 데이터 버퍼(733)의 출력중 하위 4비트를 다중화하여 출력한다.

이렇게 제1 및 제2 멀티플렉서(734)(735)에서 각각 다중화되어 출력되는 데이터는 제4데이터 버퍼(735)에서 시스템 클럭(SYS_CLK)에 동기하여 버퍼링이 이루어지고, 다시 제5 데이터 버퍼(736)에서 상기 시스템 클럭에 동기하여 버퍼링이 이루어진 후 8비트 역방향 수신 신호로 상기 CDMA 채널 카드 어셈블리(100)에 전달된다.

이상 설명한 바는 베이스밴드 인터페이스 장치중 1섹터의 베이스밴드를 인터페이스하는 제1 베이스밴드 인터페이스부(700)에 대한 설명이며, 다른 섹터의 베이스밴드 신호를 인터페이스하는 제2 베이스밴드 인터페이스부(800)도 주지한 제1 베이스밴드 인터페이스부(700)와 동일한 구성으로 이루어져 동일한 작용을 한다. 단지 제2 베이스밴드 인터페이스부(800)는 6섹터중 상기 제1 베이스밴드 인터페이스부(700)에서 처리하지 않는 다른 섹터의 신호라는 것만이 차이가 있다.

따라서 도6에는 도시되어 있지만, 중복 설명을 회피하기 위해서 제2 베이스밴드 인터페이스부(800)의 작용은 생략한다.

한편, 도7에 도시된 바와 같이, 본 발명에 의한 베이스밴드 인터페이스 카드를 이용하여 6섹터용 디지털 유니트를 구현할 경우, 4개의 BICA가 구현되며, 이중 하나의 BICA는 리던던시 용이라는 것을 이미 설명한 바 있으나, 이러한 리던던시용 BICA를 사용하는 방법을 간략히 설명하면 다음과 같다.

도7에 도시된 바와 같이, 디지털 유니트 셀프내에 하나의 BICA 리던던시 슬롯을 두어 하기 [표3]과 같이 (s1,s3,s$,r1)과 (s2,s4,s6,r2)의 모듈로 묶어서 3:1 리던던시를 수행한다. 이러한 3:1 리던던시 수행은 시스템 클럭 장애시, PLL 록 실패시, BICA 카드 탈장시라는 3가지 조건에 의해서 이루어진다.

S1	S3	S5	R1
S2	S4	S6	R2

이상에서 상술한 바와 같이 본 발명은, 6섹터 기지국 시스템에 적용 가능한 베이스밴드 인터페이스 카드 어셈블리(BICA) 보드를 구현 함으로써, 기존의 3섹터 BTS 시스템에 비해 통화 품질의 증가와 채널 자원의 효율적 사용을 가능하게 하고, 또한, IMT-2000/WLL 또는 ATM과 같은 유/무선 복합 통신망에 적용 가능한 이점이 있다.

Claims

CDMA 채널 카드 어셈블리, 베이스밴드 인터페이스 카드 어셈블리, 주파수 상향/하향 변환부, 안테나부, 셀프 라우팅 카드 어셈블리, 시간 및 주파수 카드 어셈블리로 이루어진 디지털 유니트 셀프를 내장한 이동통신 시스템에 있어서,

상기 베이스밴드 인터페이스 카드 어셈블리는,

상기 CDMA 채널 카드 어셈블리에서 얻어지는 6섹터 순방향 I,Q(ODD, EVEN)의 기저대역 디지털 신호중 임의의 1섹터 순방향 I,Q의 기저대역 디지털 신호를 처리하고, 상기 주파수 상향/하향 변환부에서 전달되는 수신 1섹터 신호를 처리하여 상기 CDMA 채널 카드 어셈블리에 전달해주는 제1 베이스밴드 인터페이스부와;

상기 CDMA 채널 카드 어셈블리에서 얻어지는 6섹터 순방향 I,Q(ODD, EVEN)의 기저대역 디지털 신호중 상기 제1 베이스밴드 인터페이스부에서 처리한 1섹터 신호를 제외한 다른 1섹터 순방향 I,Q의 기저대역 디지털 신호를 처리하고, 주파수 상향/하향 변환부(300)에서 전달되는 상기 수신 1섹터 신호와 다른 수신 1섹터 신호를 처리하여 상기 CDMA 채널 카드 어셈블리에 전달해주는 제2 베이스밴드 인터페이스부와;

상기 주파수 상향/하향 변환부에서 얻어지는 역방향 수신 중간주파수를 복조하기 위한 기준 주파수를 발생하는 위상 동기 루프를 포함하여 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제1항에 있어서, 상기 제1 베이스밴드 인터페이스부는,

상기 CDMA 채널 카드 어셈블리에서 얻어지는 순방향 6섹터 기저대역 디지털 신호중 임의의 1섹터 순방향 기저대역 디지털 신호를 조합하는 디지털 조합부와; 상기 디지털 조합부에서 얻어지는 디지털 신호를 아날로그 신호로 변환하고 이를 소정 레벨로 증폭한 후 위상을 등화하는 디지털/아날로그 변환 및 위상 등화부와; 상기 디지털/아날로그 변환 및 위상 등화부에서 얻어지는 순방향 신호를 저역 필터링하는 저역 필터와; 상기 저역 필터에서 출력되는 순방향 신호를 직교 위상 변조(QPSK) 방식으로 변조하여 4.95Mhz의 중간주파수(IF)를 출력하는 중간주파 변조부와; 상기 중간주파 변조부에서 얻어지는 중간주파 신호를 대역 필터링한 후 상기 주파수 상향/하향 변환부에 전달해주는 제1 대역 필터와; 상기 주파수 상향/하향 변환부에서 얻어지는 경로가 다른 2개의 역방향 수신 중간주파수를 각각 설정 대역으로 필터링하여 출력하는 제2대역필터와; 상기 제2대역필터에서 얻어지는 신호의 이득을 조정하고 상기 위상 동기 루프에서 얻어지는 IF 복조를 위한 주파수와 상기 이득이 조정된 수신 신호를 혼합하여 기저대역의 동상(In-phase) 성분 I와 직각(Quadrature) 성분 Q로 수신 중간주파수를 복조하는 중간주파수 복조부와; 상기 중간주파수 복조부에서 얻어지는 I,Q 기저대역 신호를 각각 저역 필터링하고 위상 등화하여 출력하는 저역 필터링 및 위상 등화부와; 상기 저역 필터링 및 위상 등화부에서 얻어지는 I,Q신호를 각각 디지털 신호로 변환하고, 그 변환한 디지털 신호에 대응하는 자동 이득 제어 데이터를 추출한 후 아날로그 신호로 변환하여 상기중간주파수 복조부에 이득 조절용으로 제공해주는 자동 이득 조절부와; 상기 자동 이득 조절부에서 디지털로 변환된 I,Q 신호를 다중화하여 상기 CDMA 채널 카드 어셈블리에 전달해주는 다중화부로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제2항에 있어서, 상기 중간주파수 복조부는,

상기 자동 이득 조절부에서 얻어지는 이득 조절 전압에 따라 상기 제2대역필터에서 얻어지는 역방향 수신 중간주파수의 이득을 조절하고, 아울러 상기 제2대역필터에서 얻어지는 역방향 수신 중간주파수를 상기 위상 동기 루프에서 얻어지는 소정의 주파수와 혼합하여 I,Q 신호로 만드는 제1 및 제2 중간주파수 복조기로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제2항에 있어서, 상기 저역 필터링 및 위상 등화부는,

상기 중간주파수 복조부에서 얻어지는 I기저대역 신호를 저역 필터링하고 위상 등화하는 제1 저역 필터링 및 위상 등화기와;

상기 중간주파수 복조부에서 얻어지는 Q기저대역 신호를 저역 필터링하고 위상 등화하는 제2 저역 필터링 및 위상 등화기로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제2항에 있어서, 상기 자동 이득 조절부는,

상기 저역 필터링 및 위상 등화부에서 얻어지는 아날로그 I기저대역 신호를 디지털 I기저대역 신호로 변환하는 제1아날로그/디지털 변환기와; 상기 제1아날로그/디지털 변환기에서 얻어지는 디지털 I기저대역 신호를 래치하는 제1래치와; 상기 제1래치의 출력 신호를 어드레스로 제공받아 그에 대응하는 자동 이득 조절신호를 출력하는 제1롬과; 상기 제1롬에서 출력되는 디지털 이득 조절 데이터를 그에 대응하는 아날로그 신호로 변환하는 제1디지털/아날로그 변환기와; 상기 제1디지털/아날로그 변환기에서 얻어지는 아날로그 이득 조절신호를 적분하여 상기 중간주파수 복조부에 전달해주는 제1적분기와; 상기 저역 필터링 및 위상 등화부에서 얻어지는 아날로그 Q기저대역 신호를 디지털 Q기저대역 신호로 변환하는 제2아날로그/디지털 변환기와; 상기 제2아날로그/디지털 변환기에서 얻어지는 디지털 Q기저대역 신호를 래치하는 제2래치와; 상기 제2래치의 출력 신호를 어드레스로 제공받아 그에 대응하는 자동 이득 조절신호를 출력하는 제2롬과; 상기 제2롬에서 출력되는 디지털 이득 조절 데이터를 그에 대응하는 아날로그 신호로 변환하는 제2디지털/아날로그 변환기와; 상기 제2디지털/아날로그 변환기에서 얻어지는 아날로그 이득 조절신호를 적분하여 상기 중간주파수 복조부에 전달해주는 제2적분기로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제2항에 있어서, 상기 디지털 조합부는,

상기 CDCA에서 출력되는 1섹터의 디지털 I,Q 기저대역 신호를 버퍼링하는 입력 버퍼와; 베이스밴드 인터페이스 장치에서 자체적으로 BICA 보드를 테스트하기 위한 시험 패턴(Test Pattern)을 발생하는 테스트 패턴 발생기와; 상기 입력 버퍼의 출력과 상기 테스트 패턴 발생기에서 발생된 테스트 패턴을 멀티플렉싱하는 2:1 멀티플렉서와; 상기 2:1 멀티플렉서에서 출력되는 I,Q 신호중 I신호에 대한 패리티를 검색하는 I신호 패리티 검색부와; 상기 2;1 멀티플렉서에서 출력되는 I,Q신호중 Q신호에 대한 패리티를 검색하는 Q신호 패리티 검색부와; 상기 I/Q신호 패리티 검색부에서 패리티 에러가 검출된 경우 패리티 에러에 대한 인터럽트를 발생시키는 패리티 에러 인터럽트 발생부와; 상기 I/Q신호 패리티 검색부에서 패리티 에러가 검출된 경우 이를 크로스 체크할 수 있도록 패리티 에러를 발생해주는 패리티 에러 발생부와; 상기 패리티 에러 발생부에서 발생되는 I,Q신호의 패리티 에러를 크로스 체킹하는 패리티 크로스 검색부와; 상기 2:1 멀티플렉서에서 출력되는 I,Q신호중 I신호를 소정 개수씩 직렬로 가산하는 I신호 직렬 가산부와; 상기 2:1 멀티플렉서에서 출력되는 I,Q신호중 Q신호를 소정 개수씩 직렬로 가산하는 Q신호 직렬 가산부와; 상기 I/Q신호 직렬 가산부에서 각각 출력되는 직렬 I,Q신호를 각각 병렬 신호로 변환하는 직렬/병렬 변환부와; 상기 직렬/병렬 변환부에서 출력되는 데이터의포화 여부를 검색하고, 비포화시에는 가산된 데이터를 그대로 후단에 출력해주고, 포화시에는 포화된 데이터를 모두 클리어시키는 가산 데이터 포화 검색부로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제2항에 있어서, 상기 다중화부는,

입력되는 시스템 클럭(SYS_CLK)과 /PP2S에 따라 제1 및 제2 클럭 펄스(CP1)(CP2)를 발생하는 클럭 펄스 발생기와; 상기 클럭 펄스 발생기에서 발생된 제1 클럭 펄스(CP1)에 동기하여 상기 제1 아날로그/디지털 변환기에서 출력되는 I기저대역 신호를 버퍼링하는 제1 데이터 버퍼와; 상기 클럭 펄스 발생기에서 발생된 제2 클럭 펄스(CP2)에 동기하여 상기 제2 아날로그/디지털 변환기에서 출력되는 Q기저대역 신호를 버퍼링하는 제2 데이터 버퍼와; 상기 제2 클럭 펄스(CP2)에 동기하여 상기 제2 데이터 버퍼의 출력 데이터를 재채 버퍼링하는 제3 데이터 버퍼와; 상기 제1 데이터 버퍼의 출력중 상위 4비트와 상기 제3 데이터 버퍼의 출력중 상위 4비트를 다중화하는 제1 멀티플렉서와; 상기 제1 데이터 버퍼의 출력중 하위 4비트와 상기 제3 데이터 버퍼의 출력중 하위 4비트를 다중화하는 제2 멀티플렉서와; 상기 제1 및 제2 멀티플렉서에서 각각 출력되는 다중화 데이터를 상기 시스템 클럭에 동기하여 버퍼링하는 제4 데이터 버퍼와; 상기 시스템 클럭에 동기하여 상기 제4 데이터 버퍼의 출력 데이터를 버퍼링하여 상기 CDMA 채널 카드 어셈블리에 역방향 수신 데이터로 전달해주는 제5 데이터 버퍼로 구성된 것을 특징으로 하는 이동통신시스템에서 기지국의 베이스밴드 인터페이스 장치.
제1항에 있어서, 상기 제2 베이스밴드 인터페이스부는,

상기 CDMA 채널 카드 어셈블리에서 얻어지는 순방향 6섹터 기저대역 디지털 신호중 상기 제1 베이스밴드 인터페이스부에서 처리한 1섹터 순방향 기저대역 신호와 다른 임의의 1섹터 순방향 기저대역 디지털 신호를 조합하는 디지털 조합부와; 상기 디지털 조합부에서 얻어지는 디지털 신호를 아날로그 신호로 변환하고 이를 소정 레벨로 증폭한 후 위상을 등화하는 디지털/아날로그 변환 및 위상 등화부와; 상기 디지털/아날로그 변환 및 위상 등화부에서 얻어지는 순방향 신호를 저역 필터링하는 저역 필터와; 상기 저역 필터에서 출력되는 순방향 신호를 직교 위상 변조(QPSK) 방식으로 변조하여 4.95Mhz의 중간주파수(IF)를 출력하는 중간주파수 변조부와; 상기 중간주파수 변조부에서 얻어지는 중간주파 신호를 대역 필터링한 후 상기 주파수 상향/하향 변환부에 전달해주는 제1 대역 필터와; 상기 주파수 상향/하향 변환부에서 얻어지는 경로가 다른 2개의 역방향 수신 중간주파수를 각각 설정 대역으로 필터링하여 출력하는 제2대역필터와; 상기 제2대역필터에서 얻어지는 신호의 이득을 조정하고 상기 위상 동기 루프에서 얻어지는 IF 복조를 위한 주파수와 상기 이득이 조정된 수신 신호를 혼합하여 기저대역의 동상(In-phase) 성분 I와 직각(Quadrature) 성분 Q로 수신 중간주파수를 복조하는 중간주파수 복조부와; 상기 중간주파수 복조부에서 얻어지는 I,Q 기저대역 신호를 각각 저역 필터링하고위상 등화하여 출력하는 저역 필터링 및 위상 등화부와; 상기 저역 필터링 및 위상 등화부(808)에서 얻어지는 I,Q신호를 각각 디지털 신호로 변환하고, 그 변환한 디지털 신호에 대응하는 자동 이득 제어 데이터를 추출한 후 아날로그 신호로 변환하여 상기 중간주파수 복조부에 이득 조절용으로 제공해주는 자동 이득 조절부와; 상기 자동 이득 조절부에서 디지털로 변환된 I,Q 신호를 다중화하여 상기 CDMA 채널 카드 어셈블리에 전달해주는 다중화부로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제8항에 있어서, 상기 중간주파수 복조부는,

상기 자동 이득 조절부에서 얻어지는 이득 조절 전압에 따라 상기 제2대역필터에서 얻어지는 역방향 수신 중간주파수의 이득을 조절하고, 아울러 상기 제2대역필터에서 얻어지는 역방향 수신 중간주파수를 상기 위상 동기 루프에서 얻어지는 소정의 주파수와 혼합하여 I,Q 신호로 만드는 제1 및 제2 중간주파수 복조기로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제8항에 있어서, 상기 저역 필터링 및 위상 등화부는,

상기 제1중간주파수 복조기에서 얻어지는 I기저대역 신호를 저역 필터링하고위상 등화하는 제1 저역 필터링 및 위상 등화기와;

상기 제2중간주파수 복조기에서 얻어지는 Q기저대역 신호를 저역 필터링하고 위상 등화하는 제2 저역 필터링 및 위상 등화기로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제8항에 있어서, 상기 자동 이득 조절부는,

상기 저역 필터링 및 위상 등화부에서 얻어지는 아날로그 I기저대역 신호를 디지털 I기저대역 신호로 변환하는 제1아날로그/디지털 변환기와; 상기 제1아날로그/디지털 변환기에서 얻어지는 디지털 I기저대역 신호를 래치하는 제1래치와; 상기 제1래치의 출력 신호를 어드레스로 제공받아 그에 대응하는 자동 이득 조절신호를 출력하는 제1롬과; 상기 제1롬에서 출력되는 디지털 이득 조절 데이터를 그에 대응하는 아날로그 신호로 변환하는 제1디지털/아날로그 변환기와; 상기 제1디지털/아날로그 변환기에서 얻어지는 아날로그 이득 조절신호를 적분하여 상기 제1중간주파수 복조기에 전달해주는 제1적분기와; 상기 저역 필터링 및 위상 등화부에서 얻어지는 아날로그 Q기저대역 신호를 디지털 Q기저대역 신호로 변환하는 제2아날로그/디지털 변환기와; 상기 제2아날로그/디지털 변환기에서 얻어지는 디지털 Q기저대역 신호를 래치하는 제2래치와; 상기 제2래치의 출력 신호를 어드레스로 제공받아 그에 대응하는 자동 이득 조절신호를 출력하는 제2롬과; 상기 제2롬에서 출력되는 디지털 이득 조절 데이터를 그에 대응하는 아날로그 신호로 변환하는 제2디지털/아날로그 변환기와; 상기 제2디지털/아날로그 변환기에서 얻어지는 아날로그 이득 조절신호를 적분하여 상기 제2중간주파수 복조기에 전달해주는 제2적분기로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제8항에 있어서, 상기 디지털 조합부는,

상기 CDCA에서 출력되는 1섹터의 디지털 I,Q 기저대역 신호를 버퍼링하는 입력 버퍼와; 베이스밴드 인터페이스 장치에서 자체적으로 BICA 보드를 테스트하기 위한 시험 패턴(Test Pattern)을 발생하는 테스트 패턴 발생기와; 상기 입력 버퍼의 출력과 상기 테스트 패턴 발생기에서 발생된 테스트 패턴을 멀티플렉싱하는 2:1 멀티플렉서와; 상기 2:1 멀티플렉서에서 출력되는 I,Q 신호중 I신호에 대한 패리티를 검색하는 I신호 패리티 검색부와; 상기 2;1 멀티플렉서에서 출력되는 I,Q신호중 Q신호에 대한 패리티를 검색하는 Q신호 패리티 검색부와; 상기 I/Q신호 패리티 검색부에서 패리티 에러가 검출된 경우 패리티 에러에 대한 인터럽트를 발생시키는 패리티 에러 인터럽트 발생부와; 상기 I/Q신호 패리티 검색부에서 패리티 에러가 검출된 경우 이를 크로스 체크할 수 있도록 패리티 에러를 발생해주는 패리티 에러 발생부와; 상기 패리티 에러 발생부에서 발생되는 I,Q신호의 패리티 에러를 크로스 체킹하는 패리티 크로스 검색부와; 상기 2:1 멀티플렉서에서 출력되는 I,Q신호중 I신호를 소정 개수씩 직렬로 가산하는 I신호 직렬 가산부와; 상기 2:1 멀티플렉서에서 출력되는 I,Q신호중 Q신호를 소정 개수씩 직렬로 가산하는 Q신호 직렬 가산부와; 상기 I/Q신호 직렬 가산부에서 각각 출력되는 직렬 I,Q신호를 각각 병렬 신호로 변환하는 직렬/병렬 변환부와; 상기 직렬/병렬 변환부에서 출력되는 데이터의 포화 여부를 검색하고, 비포화시에는 가산된 데이터를 그대로 후단에 출력해주고, 포화시에는 포화된 데이터를 모두 클리어시키는 가산 데이터 포화 검색부로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.
제8항에 있어서, 상기 다중화부는,

입력되는 시스템 클럭(SYS_CLK)과 /PP2S에 따라 제1 및 제2 클럭 펄스(CP1)(CP2)를 발생하는 클럭 펄스 발생기와; 상기 클럭 펄스 발생기에서 발생된 제1 클럭 펄스(CP1)에 동기하여 상기 제1 아날로그/디지털 변환기에서 출력되는 I기저대역 신호를 버퍼링하는 제1 데이터 버퍼와; 상기 클럭 펄스 발생기에서 발생된 제2 클럭 펄스(CP2)에 동기하여 상기 제2 아날로그/디지털 변환기에서 출력되는 Q기저대역 신호를 버퍼링하는 제2 데이터 버퍼와; 상기 제2 클럭 펄스(CP2)에 동기하여 상기 제2 데이터 버퍼의 출력 데이터를 재채 버퍼링하는 제3 데이터 버퍼와; 상기 제1 데이터 버퍼의 출력중 상위 4비트와 상기 제3 데이터 버퍼의 출력중 상위 4비트를 다중화하는 제1 멀티플렉서와; 상기 제1 데이터 버퍼의 출력중 하위 4비트와 상기 제3 데이터 버퍼의 출력중 하위 4비트를 다중화하는 제2 멀티플렉서와; 상기 제1 및 제2 멀티플렉서에서 각각 출력되는 다중화 데이터를 상기 시스템 클럭에동기하여 버퍼링하는 제4 데이터 버퍼와; 상기 시스템 클럭에 동기하여 상기 제4 데이터 버퍼의 출력 데이터를 버퍼링하여 상기 CDMA 채널 카드 어셈블리에 역방향 수신 데이터로 전달해주는 제5 데이터 버퍼로 구성된 것을 특징으로 하는 이동통신 시스템에서 기지국의 베이스밴드 인터페이스 장치.