KR100317607B1 - method for planarization of insulator film - Google Patents
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Abstract
절연막을 평탄화할 때 야기되던 공정 진행상의 까다로움을 해소하고 공정 단순화를 이룰 수 있도록 한 절연막의 평탄화 방법이 개시된다. 이를 구현하기 위하여 본 발명에서는, 배선층이 구비된 반도체 기판 상에 '제 1 산화막/질화막/제 2 산화막' 적층 구조의 층간절연막을 형성하는 공정과; 상기 층간절연막 상에 제 1 레지스트막을 형성하는 공정; 및 상기 제 1 산화막과 상기 질화막 간의 식각 선택비는 '0.5:1' 범위 내에서 제어되고, 상기 제 2 산화막과 상기 레지스트막 간의 식각 선택비는 '1:(0.8 ~ 1.2)' 범위 내에서 제어되도록, 상기 층간 절연막과 상기 레지스트막 간의 식각 선택비를 조절하여, 상기 배선층 상단의 상기 질화막이 제거될 때까지 상기 제 1 레지스트막을 에치백하는 공정으로 이루어진 절연막의 평탄화 방법이 제공된다.Disclosed is a method of planarizing an insulating film which can solve process difficulties caused by planarizing the insulating film and simplify the process. In order to achieve this, the present invention provides a method for forming an interlayer dielectric film having a first oxide film / nitride film / second oxide film stacked structure on a semiconductor substrate provided with a wiring layer; Forming a first resist film on the interlayer insulating film; And an etching selectivity ratio between the first oxide layer and the nitride layer is controlled within a range of '0.5: 1', and an etching selectivity ratio between the second oxide layer and the resist layer is controlled within a range of '1: (0.8 to 1.2)'. The method of planarizing the insulating film is provided by adjusting an etching selectivity between the interlayer insulating film and the resist film so as to etch back the first resist film until the nitride film on the upper end of the wiring layer is removed.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 절연막을 평탄화할 때 야기되던 공정 진행상의 까다로움을 해소하고 공정 단순화를 이룰 수 있도록 한 절연막의 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of planarizing an insulating film that can solve process difficulties caused by planarizing the insulating film and simplify the process.
반도체 장치의 고밀도·대규모화가 진행됨에 따라, 다층 배선 기술의 중요성이 점점 커지고 있다. 다층 배선에 있어서는, 하지소자 형성시에 있어서 단차가 가미되고, 몇층의 배선층과 층간 절연막이 적층되기 때문에 기판 표면의 단차는 점차 증폭될 수밖에 없게 된다. 소자가 미세화되고, 횡방향의 치수가 축소되고 있지만배선층 및 층간 절연막의 두께는 소정의 전기저항을 유지하고, 또 정전용량의 증대를 막기 위해 어느 두께 이하로는 박막화할 수 없기 때문에 동일 표면 상에서 배선층이 형성된 부분과 그렇지 않은 부분에서의 단차는 점점 커지게 될 수밖에 없고, 이로 인해 비어 홀의 종횡비 또한 더욱 커지게 된다. 기판 표면의 단차는 배선의 단선·단락, 비어 홀을 개재하는 배선층과 배선층의 접촉 불량, 포토리소그라피(photolithography)의 해상도 저하 등을 야기시키므로, 다층 배선을 구비한 소자 제조시에는 배선층의 평탄화 및 층간 절연막의 평탄화가 필히 요구된다.As the high density and large scale of a semiconductor device advance, the importance of a multilayer wiring technique becomes increasingly important. In the multilayer wiring, a step is added at the time of formation of the base element, and several layers of wiring layers and interlayer insulating films are stacked so that the step on the surface of the substrate is inevitably amplified. Although the element is miniaturized and the dimension in the lateral direction is reduced, the thickness of the wiring layer and the interlayer insulating film cannot be reduced to a certain thickness or less in order to maintain a predetermined electrical resistance and to prevent an increase in capacitance. The difference between the formed portion and the non-selected portion is inevitably getting larger, which also increases the aspect ratio of the via hole. Steps on the surface of the substrate cause disconnection and short circuit of the wiring, poor contact between the wiring layer and the wiring layer via the via hole, and lower resolution of photolithography. Planarization of the insulating film is required.
도 1a 및 도 1b에는 종래 널리 사용되어 오던 절연막의 평탄화 방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다.1A and 1B show a process flowchart showing a planarization method of an insulating film, which has been widely used in the related art. Referring to this, looking at the manufacturing method divided into four steps as follows.
제 1 단계로서, 도 1a에 도시된 바와 같이 Al 재질의 배선층(12a),(12b)이 형성되어 있는 반도체 기판(10) 상에 산화막 재질의 층간 절연막(14)을 형성하고, 그 전면에 제 1 레지스트막(16)을 형성한다. 이때, 상기 레지스트막(16)은 상기 막질 자체가 갖는 고유 성질로 인해 상기 결과물 상에서 고른 두께로 형성되지 못하고 서로 다른 두께를 가지도록 형성된다.As a first step, as shown in Fig. 1A, an interlayer insulating film 14 made of an oxide film is formed on a semiconductor substrate 10 on which wiring layers 12a and 12b made of Al are formed, One resist film 16 is formed. At this time, the resist film 16 is formed to have a different thickness rather than having a uniform thickness on the result due to the intrinsic properties of the film quality itself.
제 2 단계로서, 도 1b에 도시된 바와 같이 포토리소그라피 공정을 이용하여 배선층(12a),(12b)이 형성되어 있지 않은 부분의 층간 절연막(14) 상에만 제 1 레지스트막이 잔존되도록 상기 레지스트막(16)을 소정 부분 선택식각한다. 그 결과, 배선층(12a),(12b) 사이의 단차 형성부에만 선택적으로 제 1 레지스트막 패턴(16a)이 만들어지게 된다. 이와 같이, 단차가 상대적으로 낮은 부분에만 선택적으로 제 1 레지스트막 패턴(16a)을 더 형성해 준 것은 이후, 제 2 레지스트막 코팅시 상기 결과물 상에서 레지스트막의 두께가 다르게 형성되는 것을 막기 위함이다.As a second step, the resist film (such that the first resist film remains only on the interlayer insulating film 14 in the portion where the wiring layers 12a and 12b are not formed using the photolithography process as shown in FIG. Selective etching of 16) is performed. As a result, the first resist film pattern 16a is selectively made only in the step formation portion between the wiring layers 12a and 12b. As such, the reason why the first resist film pattern 16a is selectively formed only in a portion where the step is relatively low is to prevent the thickness of the resist film from being differently formed on the resultant when the second resist film is coated.
제 3 단계로서, 도 1c에 도시된 바와 같이 제 1 레지스트막 패턴(16a)을 포함한 층간 절연막(14) 상에 제 2 레지스트막(18)을 형성한다.As a third step, as shown in FIG. 1C, a second resist film 18 is formed on the interlayer insulating film 14 including the first resist film pattern 16a.
제 4 단계로서, 도 1d에 도시된 바와 같이 상기 배선층(12a),(12b)의 상단에 소정 두께의 층간 절연막(14)이 잔존되도록 제 1 레지스트막 패턴(16a)과 제 2 레지스트막(18)을 에치백하므로써, 본 공정 진행을 완료한다.As a fourth step, as shown in FIG. 1D, the first resist film pattern 16a and the second resist film 18 so that the interlayer insulating film 14 of a predetermined thickness remains on top of the wiring layers 12a and 12b. This process is completed by etching back).
상기에 언급된 평탄화 공정은 서브-마이크론(sub-micron)의 미세 패턴 형성시에도 적용 가능하다는 잇점을 지니기는 하나, 상술된 방법에 의거하여 절연막을 평탄화할 경우에는 공정 진행시 다음과 같은 몇가지의 문제가 발생된다.Although the above-mentioned planarization process has the advantage of being applicable to the formation of sub-micron fine patterns, however, when the insulating film is planarized according to the above-described method, there are several A problem arises.
첫째, 층간 절연막(14)을 평탄화하기 위하여 제 2 단계 공정 진행시 배선층(12a),(12b) 간의 단차 형성부에 별도의 포토리소그라피 공정을 적용하여 제 1 레지스트막 패턴(16a)을 형성해 주어야 하므로, 공정 진행 자체가 복잡할 뿐 아니라 이로 인해 공정 시간이 증가되고 제조 비용이 증가되는 문제가 발생된다.First, in order to planarize the interlayer insulating film 14, a first photoresist pattern 16a must be formed by applying a separate photolithography process to the step forming portion between the wiring layers 12a and 12b during the second step process. In addition, the process is not only complicated, but also increases the processing time and the manufacturing cost.
둘째, 배선층(12a),(12b) 사이 사이의 단차 형성부에만 선택적으로 레지스트막 패턴(16a)을 형성해 주어야 하므로 포토리소그라피 공정 진행시 상기 패턴의 디자인 룰 및 얼라인 오차(tolerance) 등 고려해야 할 변수(factor)가 많아 공정 진행 자체가 까다롭다는 문제가 발생된다.Second, since the resist film pattern 16a should be selectively formed only in the step formation portion between the wiring layers 12a and 12b, the parameters such as design rule and alignment error of the pattern during the photolithography process should be considered. Due to the large number of factors, the process progress is difficult.
이에 본 발명의 목적은, 다층 배선을 갖는 반도체 소자 제조시 배선층 사이 사이의 단차 형성부에 레지스트막 패턴을 형성하지 않고서도 층간 절연막의 글로벌 평탄화(global planarization)를 이룰 수 있도록 하여, 절연막 평탄화시 야기되는 공정 진행의 까다로움을 해소하고 공정 단순화를 이룰 수 있도록 한 절연막의 평탄화 방법을 제공함에 있다.Accordingly, an object of the present invention is to produce a global planarization of an interlayer insulating film without forming a resist film pattern in the step formation between the wiring layers when manufacturing a semiconductor device having a multi-layer wiring, thereby causing the insulating film flattening The present invention provides a method of planarization of an insulating film that can solve the difficulty of the process progress and achieve process simplification.
도 1a 내지 도 2d는 종래의 절연막 평탄화 방법을 도시한 공정수순도,1A to 2D are process flowcharts showing a conventional insulating film planarization method,
도 2a 및 도 2b는 본 발명에 의한 절연막 평탄화 방법을 도시한 공정수순도,2A and 2B are process flowcharts showing an insulating film planarization method according to the present invention;
도 3c 및 도 3d는 본 발명의 일 변형예로서, 도 2b에 제시된 공정에 연속해서 진행되는 본 발명에 의한 절연막 평탄화 방법을 도시한 공정수순도이다.3C and 3D are process variants showing an insulating film planarization method according to the present invention which is continuously carried out in the process shown in FIG. 2B as a modification of the present invention.
상기 목적을 달성하기 위하여 본 발명에서는, 배선층이 구비된 반도체 기판 상에 '제 1 산화막/질화막/제 2 산화막' 적층 구조의 층간절연막을 형성하는 공정과; 상기 층간절연막 상에 제 1 레지스트막을 형성하는 공정; 및 상기 제 1 산화막과 상기 질화막 간의 식각 선택비는 '0.5:1' 범위 내에서 제어되고, 상기 제 2 산화막과 상기 레지스트막 간의 식각 선택비는 '1:(0.8 ~ 1.2)' 범위 내에서 제어되도록, 상기 층간 절연막과 상기 레지스트막 간의 식각 선택비를 조절하여, 상기 배선층 상단의 상기 질화막이 제거될 때까지 상기 제 1 레지스트막을 에치백하는 공정으로 이루어진 절연막의 평탄화 방법이 제공된다.In order to achieve the above object, the present invention provides a process for forming an interlayer insulating film having a 'first oxide film / nitride film / second oxide film' laminated structure on a semiconductor substrate provided with a wiring layer; Forming a first resist film on the interlayer insulating film; And an etching selectivity ratio between the first oxide layer and the nitride layer is controlled within a range of '0.5: 1', and an etching selectivity ratio between the second oxide layer and the resist layer is controlled within a range of '1: (0.8 to 1.2)'. The method of planarizing the insulating film is provided by adjusting an etching selectivity between the interlayer insulating film and the resist film so as to etch back the first resist film until the nitride film on the upper end of the wiring layer is removed.
이때, 상기 평탄화 방법은 제 1 레지스트막을 에치백 한 후, 상기 결과물 전면에 제 2 레지스트막을 형성하는 공정과; 상기 배선층 상단에 상기 제 1 산화막이 소정 두께 잔존되도록, 상기 제 2 레지스트막을 에치백하는 공정이 더 포함되도록 진행할 수도 있다.In this case, the planarization method may further include forming a second resist film on the entire surface of the resultant after etching back the first resist film; The method may further include etching back the second resist film so that the first oxide film remains a predetermined thickness on the wiring layer.
상기와 같이 공정을 진행할 경우, 층간 절연막을 평탄화하고자 할 때 배선층사이 사이의 단차 형성부에 별도의 레지스트막 패턴을 형성할 필요가 없게 되므로, 상기 레지스트막 패턴을 형성하는 과정에서 야기되던 공정 진행의 까다로움을 해소할 수 있게 되고, 또한 이로 인해 상기 패턴 형성시 요구되던 포토리소그라피 공정을 스킵할 수 있게 되므로 공정 단순화를 이룰 수 있게 된다.When the process is performed as described above, when the interlayer insulating film is planarized, it is not necessary to form a separate resist film pattern in the step forming portion between the wiring layers. The difficulty can be eliminated, and this can also simplify the process since the photolithography process required for the pattern formation can be skipped.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2a 및 도 2b는 본 발명의 일 실시예에서 제안된 절연막의 평탄화 방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 2 단계로 구분하여 살펴보면 다음과 같다.2A and 2B illustrate a process flow diagram illustrating a planarization method of an insulating film proposed in an embodiment of the present invention. Referring to this, the manufacturing method is classified into a second step as follows.
제 1 단계로서, 도 2a에 도시된 바와 같이 Al 재질의 배선층(102a),(102b)이 형성되어 있는 반도체 기판(100) 상에 '제 1 산화막(104a)/질화막(104b)/제 2 산화막(104c)' 적층 구조의 층간 절연막(104)을 형성한 후, 그 위에 제 1 레지스트막(106)을 형성한다.As a first step, the first oxide film 104a / nitride film 104b / second oxide film is formed on the semiconductor substrate 100 on which the wiring layers 102a and 102b made of Al are formed, as shown in FIG. 2A. (104c) 'After forming the interlayer insulating film 104 of a laminated structure, the 1st resist film 106 is formed on it.
제 2 단계로서, 도 2b에 도시된 바와 같이 상기 배선층(102a),(102b) 상단의 질화막(104b)이 제거될 때까지 제 1 레지스트막(106)을 에치백하므로써, 본 공정 진행을 완료한다. 이때, 상기 에치백 공정은 제 1 산화막(104a)과 질화막(104b) 그리고 제 2 산화막(104c)과 제 1 레지스트막(106) 간의 식각 선택비 조절을 통하여 산화막의 식각률(etch rate)을 크게 가져가 주므로써 가능하게 된다.이를 구체적으로 설명하면, 제 2 산화막(104c)과 제 1 레지스트막(106) 간의 식각 선택비는 CFC 계통(예컨대, CF4나 CHF3)의 식각 가스와 O2가스 사이의 유량비 조절을 통해 '제 1 레지스트막(106):제 2 산화막(104c)'간의 선택비가 '(0.8 ~ 1.2): 1'의 값을 가지도록 제어하면 되고, 제 1 산화막(104a)과 질화막(104b) 간의 식각 선택비는 200 ~ 600W 범위 내에서의 RF 파워 조절을 통해 '질화막(104b):제 1 산화막(104a)' 간의 선택비가 '0.5:1'의 값을 가지도록 제어하면 된다. 제 1 레지스트막(106)과 제 2 산화막(104c) 간의 식각 선택비 조절시 제 1 레지스트막(106)의 식각 선택비를 (0.8 ~ 1.2)으로 설정한 것은 에치백 공정시 레지스트막(106)에서 발생되는 O2가스로 인해 국부적으로 식각 선택비가 변화될 수 있으므로 이를 보상하기 위함이다.상기 조건하에서 에치백 공정을 진행할 경우, 제 2 산화막(104c)과 제 1 레지스트막(106)이 동일 수준의 식각율을 가지게 되므로, 레지스트막 증착시 나타나는 단차를 그대로 산화막의 단차로 전이시킬 수 있게 된다. 뿐만 아니라 제 1, 제 2 산화막(104a),(104c) 사이에 개재된 질화막(104b)을 이용해서 에치백 과정에서 질화막(104b)이 먼저 드러나는 부분에서는 에칭 지연 효과를 얻을 수 있게 되므로, 산화막의 단차를 더욱 줄일 수 있게 된다.이로 인해, 하부 배선층(102a),(102b)의 배선 폭에 따른 산화막의 잔류 두께를 일정하게 유지시킬 수 있게 되며, 레지스트막 증착시 나타나는 레지스트 표면 단차에 의한 평탄화의 한계를 극복할 수 있게 된다.따라서, 에치백 공정이 완료되면 도시한 바와 같이 배선층(102a),(102b)의 상단에는 층간절연막(104)을 이루는 제 1 산화막(104a) 만이 놓여지고, 그 이외의 영역(배선층 사이 사이의 단차 형성부)에는 층간절연막(104)을 이루는 제 1 산화막(104a)과 질화막(104b) 및 제 2 산화막(104c)이 순차 적층되는 구조의 결과물이 만들어지게 된다.As a second step, the process proceeds by etching back the first resist film 106 until the nitride film 104b on the wiring layers 102a and 102b is removed as shown in FIG. 2B. . In this case, the etch back process has a large etching rate by controlling the etching selectivity between the first oxide film 104a, the nitride film 104b, and the second oxide film 104c and the first resist film 106. In detail, the etching selectivity between the second oxide film 104c and the first resist film 106 may be determined by the etching gas and the O 2 gas of the CFC system (for example, CF 4 or CHF 3 ). By controlling the flow rate ratio therebetween, the selectivity ratio between the 'first resist film 106: the second oxide film 104c' may be controlled to have a value of '(0.8 to 1.2): 1', and the first oxide film 104a and the The etching selectivity between the nitride films 104b may be controlled such that the selectivity between the nitride films 104b and the first oxide film 104a has a value of 0.5: 1 by adjusting RF power within a range of 200 to 600 W. . When the etching selectivity between the first resist film 106 and the second oxide film 104c is adjusted, the etching selectivity of the first resist film 106 is set to (0.8 to 1.2). This is to compensate for the etching selectivity due to the O 2 gas generated in the process. The etch back process is performed under the above conditions. The second oxide film 104c and the first resist film 106 are at the same level. Since it has an etching rate of, it is possible to transfer the step shown in the deposition of the resist film to the step of the oxide film as it is. In addition, by using the nitride film 104b interposed between the first and second oxide films 104a and 104c, an etching retardation effect can be obtained in the portion where the nitride film 104b is first exposed during the etch back process. The step height can be further reduced. As a result, the remaining thickness of the oxide film according to the wiring widths of the lower wiring layers 102a and 102b can be kept constant, and the planarization caused by the resist surface step appearing in the deposition of the resist film Therefore, when the etchback process is completed, only the first oxide film 104a constituting the interlayer insulating film 104 is placed on the upper ends of the wiring layers 102a and 102b, as shown in the drawing. In the region (the step forming portion between the wiring layers), a result of the structure in which the first oxide film 104a, the nitride film 104b and the second oxide film 104c which form the interlayer insulating film 104 are sequentially stacked is made.
한편, 본 발명의 일 변형예로서 상기 평탄화 공정은 도 2b에 제시된 공정 완료후 도 3c 및 도 3d에 도시된 바와 같이 상기 결과물 전면에 제 2 레지스트막(108)을 형성하는 공정 및 상기 배선층(102a),(102b) 상단에 제 1 산화막(104a)이 소정 두께 잔존되도록 제 2 레지스트막(108)을 에치백하는 공정이 더 포함되도록 진행할 수도 있는데, 이는 도 2b에 제시된 공정을 진행하는 과정에서 참조부호 Ⅰ로 표시된 부분에 그루브(grove)가 발생될 경우, 이것이 후속 공정 진행시(예컨대, 별도의 층간 절연막 형성시) 문제를 일으켜 이로 인해 소자의 특성이 저하되는 결과가 초래될 수도 있으므로 이러한 불량이 발생되는 것을 사전에 차단시키기 위함이다. 단, 이와 같이 공정을 진행하고자 할 경우에는 제 1 레지스트막(106)의 에치백에 소요되는 시간을 도 2a 및 도 2b에 제시된 2 단계의 공정만을 진행해 주는 방식으로 평탄화를 진행할 때 보다 짧게 가져가 주는 것이 바람직하다.On the other hand, as a modification of the present invention, the planarization process is a process of forming a second resist film 108 on the entire surface of the resultant and the wiring layer 102a as shown in FIGS. 3c and 3d after the process shown in FIG. 2b is completed. ), 102b may further include a step of etching back the second resist film 108 so that the first oxide film 104a remains a predetermined thickness, which is referred to in the process shown in Figure 2b If a groove is formed in the portion indicated by the symbol I, this may cause a problem during the subsequent process (for example, when forming a separate interlayer insulating film), which may result in deterioration of device characteristics. This is to block the occurrence in advance. However, if the process is to be performed in this manner, the time required for the etch back of the first resist film 106 is shortened when the planarization is performed in such a manner that only the two-step process shown in FIGS. 2A and 2B is performed. It is desirable to give.
상술한 방법에 의거하여 층간 절연막을 평탄화할 경우, 배선층(102a),(102b) 사이 사이의 단차 형성부에 별도의 레지스트막 패턴을 형성하지 않고서도 층간 절연막의 글로벌 평탄화를 이룰 수 있게 되므로, 레지스트막 패턴 형성시 요구되던 포토리소그라피 공정을 스킵할 수 있게 되어 공정 단순화와 공정 시간 절감 및 제조 비용 절감 효과를 동시에 얻을 수 있게 되고, 레지스트막 패턴 형성시 야기되던 공정 진행의 까다로움 또한 해소할 수 있게 된다.When the interlayer insulating film is planarized based on the above-described method, the planarization of the interlayer insulating film can be achieved without forming a separate resist film pattern between the wiring layers 102a and 102b. The photolithography process required to form the film pattern can be skipped, thereby simplifying the process, reducing the process time, and reducing the manufacturing cost, and also eliminating the difficulty of the process caused by forming the resist film pattern. do.
이상에서 살펴본 바와 같이 본 발명에 의하면, 층간 절연막을 '제 1 산화막/질화막/제 2 산화막'의 적층 구조로 가져간 뒤, 이들의 식각 선택비를 이용하여 에치백을 실시해 주는 방식으로 상기 절연막을 평탄화시켜 주므로써, 배선층 사이 사이의 단차 형성부에 별도의 레지스트막 패턴을 형성하지 않더라도 층간 절연막의 글로벌 평탄화를 이룰 수 있게 되므로, 1) 기존보다 공정을 단순화할 수 있게 되어 공정 시간 절감 및 제조 비용 절감 효과를 얻을 수 있게 되고, 2) 절연막을 평탄화할 때 야기되는 공정 진행의 까다로움을 해소할 수 있게 된다.As described above, according to the present invention, the insulating film is flattened in such a manner that the interlayer insulating film is formed into a stacked structure of 'first oxide film / nitride film / second oxide film' and then etched back using these etching selectivity. By doing so, the global planarization of the interlayer insulating film can be achieved even without forming a separate resist film pattern between the stepped portions between the wiring layers. 1) The process can be simplified compared to the conventional method, thereby reducing process time and manufacturing cost. The effect can be obtained, and 2) the difficulty of process progress caused when the insulating film is planarized can be eliminated.
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