KR100317503B1 - Test pattern for detecting a dielectric layer in a flash memory device and method of manufacturing the same - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴 및 그 제조 방법에 관한 것이다.The present invention relates to a test pattern for dielectric film verification of a flash memory device and a method of manufacturing the same.
2. 발명이 이루고자하는 기술적 과제2. The technical problem of the invention
주변 영역의 트랜지스터 형성 공정과 동일하게 진행하면서 효율적으로 정상적인 트랜지스터 특성을 검증할 수 있으며, 인-라인(in-line)에서도 조기에 스크린할 수 있도록 한다.It proceeds in the same way as the transistor formation process in the peripheral area, efficiently verifying normal transistor characteristics, and enables early screening even in-line.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
본 발명은 절연된 제 1 폴리실리콘막과 절연된 제 2 폴리실리콘막을 체인(chain) 형태로 연결하여 제 2 폴리실리콘막 양단간에 전위차를 줄 경우 전류의 흐름이 존재하면 제 1 폴리실리콘막과 제 2 폴리실리콘막 사이에 유전체막이 존재하지 않음을 알 수 있고, 전류의 흐름이 없으면 제 1 폴리실리콘막과 제 2 폴리실리콘막 사이에 유전체막이 존재하고 있음을 알 수 있도록 한다.According to the present invention, when a current flow exists when a potential difference is formed between both ends of the second polysilicon film by connecting the insulated first polysilicon film and the insulated second polysilicon film in a chain form, the first polysilicon film and the first polysilicon film It can be seen that there is no dielectric film between the two polysilicon films, and that there is no current flow between the first polysilicon film and the second polysilicon film.
Description
본 발명은 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴에 관한 것으로, 특히 제 1 폴리실리콘막과 제 2 폴리실리콘막을 각각 체인(chain) 형태로 연결하여 양단간 전위 차이가 존재할 때 흐르는 전류로 제 1 폴리실리콘막과 제 2 폴리실리콘막 사이의 계면에 유전체막의 잔류 여부를 검증할 수 있는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴에 관한 것이다.The present invention relates to a test pattern for verifying a dielectric film of a flash memory device. In particular, the first polysilicon film and the second polysilicon film are each connected in a chain shape so that the first poly is a current flowing when there is a potential difference between both ends. A test pattern for dielectric film verification of a flash memory device capable of verifying whether a dielectric film remains at an interface between a silicon film and a second polysilicon film.
종래의 플래쉬 메모리 소자의 주변 영역에 형성되는 트랜지스터의 게이트는 셀 영역에서 플로팅 게이트로 사용되는 제 1 폴리실리콘막이나 콘트롤 게이트로 사용되는 제 2 폴리실리콘막중 어느 하나의 단일 폴리실리콘막을 사용하여 형성된다. 따라서, 셀 영역의 게이트와 주변 영역의 게이트 사이에 단차가 커서 셀 영역과 주변 영역의 공정 마진이 서로 상이하게 된다. 또한 게이트 라인의 저항을 감소시키기 위해 제 2 폴리실리콘막 상부에 형성되는 텅스텐 실리사이드막에서 게이트 산화막으로 유입되어 게이트 산화막의 특성을 악화시키는 불소를 감소시키기 위해 어느 정도 이상의 폴리실리콘막 두께를 유지하고 있어야 하므로 같은 폴리실리콘막을 플로팅 게이트 또는 콘트롤 게이트로 사용하는 셀 영역의 게이트의 토폴로지를 감소시킬 수 없다.A gate of a transistor formed in a peripheral region of a conventional flash memory device is formed using a single polysilicon layer of either a first polysilicon film used as a floating gate in a cell region or a second polysilicon film used as a control gate. . Therefore, the step difference between the gate of the cell region and the gate of the peripheral region is large, so that the process margins of the cell region and the peripheral region are different from each other. In addition, a polysilicon film thickness of at least a certain amount must be maintained to reduce fluorine which flows into the gate oxide film from the tungsten silicide film formed on the second polysilicon film to reduce the resistance of the gate line, thereby deteriorating the characteristics of the gate oxide film. Therefore, the topology of the gate of the cell region using the same polysilicon film as the floating gate or the control gate cannot be reduced.
따라서, 제 1 폴리실리콘막, 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 응착시켜 주변 트랜지스터의 게이트로 사용하면 셀 영역의 게이트와 주변 영역의 게이트의 단차를 감소시킬 수 있다. 이에 대해 도 1(a) 및 도 1(b)를 이용하여 설명한다.Therefore, when the first polysilicon film, the second polysilicon film, and the tungsten silicide film are bonded together and used as the gate of the peripheral transistor, the step difference between the gate of the cell region and the gate of the peripheral region can be reduced. This will be described with reference to FIGS. 1A and 1B.
도 1(a)는 셀 영역의 스택 게이트와 주변 영역의 트랜지스터 게이트를 제조하기 위한 마스크의 레이아웃이고, 도 1(b)는 셀 영역의 스택 게이트와 주변 영역의 트랜지스터 게이트를 제조한 후의 단면도이다.FIG. 1A is a layout of a mask for fabricating a stack gate of a cell region and a transistor gate of a peripheral region, and FIG. 1B is a cross-sectional view after fabricating a stack gate of a cell region and a transistor gate of a peripheral region.
도 1(a) 및 도 1(b)를 참조하면, 반도체 기판(11) 상부에 게이트 산화막(12) 및 제 1 폴리실리콘막(13)을 전체적으로 형성하고, 제 1 폴리실리콘 마스크(1)를 이용한 리소그라피 공정 및 식각 공정에 의해 제 1 폴리실리콘막(13) 및 게이트 산화막(12)을 패터닝한다. 제 1 폴리실리콘막(13) 및 게이트 산화막(12)은 셀 영역 및 주변 영역에서 패터닝된다. 전체 구조 상부에 ONO 유전체막(14)을 형성하고 유전체막 마스크(2)를 이용한 리소그라피 공정 및 식각 공정에 의해 유전체막(14)이 셀 영역에만 잔류하고 주변 영역에서는 제거되도록 한다. 전체 구조 상부에 제 2 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)을 순차적으로 형성한 후 게이트 마스크(3)를 이용한 리소그라피 공정 및 식각 공정으로 텅스텐 실리사이드막(16) 및제 2 폴리실리콘막(15)을 패터닝한다. 이때, 셀 영역에 형성된 게이트는 제 1 폴리실리콘막(13)으로 형성된 플로팅 게이트, 유전체막(14) 그리고 제 2 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)으로 형성된 콘트롤 게이트로 형성된 스택 게이트 구조이고, 주변 영역에 형성된 게이트는 제 1 폴리실리콘막(13), 제 2 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)이 응착되어 형성된 게이트 구조를 가진다. 그리고, 자기정렬 식각 마스크(4)를 이용한 리소그라피 공정 및 식각 공정을 실시하여 셀 영역의 유전체막(14), 제 1 폴리실리콘막(13) 및 게이트 산화막(12)을 제거하여 반도체 기판(11)을 노출시킨다.Referring to FIGS. 1A and 1B, the gate oxide film 12 and the first polysilicon film 13 are formed on the semiconductor substrate 11 as a whole, and the first polysilicon mask 1 is formed. The first polysilicon film 13 and the gate oxide film 12 are patterned by the used lithography process and etching process. The first polysilicon film 13 and the gate oxide film 12 are patterned in the cell region and the peripheral region. An ONO dielectric film 14 is formed over the entire structure, and the dielectric film 14 remains only in the cell region and is removed from the peripheral region by a lithography process and an etching process using the dielectric film mask 2. After the second polysilicon layer 15 and the tungsten silicide layer 16 are sequentially formed on the entire structure, the tungsten silicide layer 16 and the second polysilicon layer are formed by a lithography process and an etching process using the gate mask 3 ( Pattern 15). In this case, the gate formed in the cell region may include a floating gate formed of the first polysilicon layer 13, a dielectric layer 14, and a stack gate formed of a control gate formed of the second polysilicon layer 15 and the tungsten silicide layer 16. The gate formed in the peripheral region has a gate structure formed by bonding the first polysilicon film 13, the second polysilicon film 15, and the tungsten silicide film 16 to each other. Then, the lithography process and the etching process using the self-aligned etching mask 4 are performed to remove the dielectric film 14, the first polysilicon film 13, and the gate oxide film 12 in the cell region, thereby removing the semiconductor substrate 11. Expose
상기와 같이 제 1 폴리실리콘막(13)과 제 2 폴리실리콘막(15)을 응착시켜 주변 영역 트랜지스터의 게이트를 형성하면 주변 영역 트랜지스터의 게이트와 셀 영역의 게이트간의 단차가 없어지고, 제 1 폴리실리콘막(13)과 제 2 폴리실리콘막(15)의 두께를 동시에 감소시킬 수 있다. 하지만, 제 1 폴리실리콘막(13)과 제 2 폴리실리콘막(15)간의 계면에 유전체막이 잔류하면 마치 셀과 유사한 플로팅 게이트 트랜지스터가 되어 비정상적인 트랜지스터의 특성을 갖게 된다.As described above, when the first polysilicon film 13 and the second polysilicon film 15 are bonded to each other to form a gate of the peripheral region transistor, there is no step difference between the gate of the peripheral region transistor and the gate of the cell region. The thickness of the silicon film 13 and the second polysilicon film 15 can be simultaneously reduced. However, when the dielectric film remains at the interface between the first polysilicon film 13 and the second polysilicon film 15, it becomes a floating gate transistor similar to a cell and has abnormal transistor characteristics.
따라서, 본 발명은 주변 영역의 트랜지스터 형성 공정과 동일하게 진행하면서 효율적으로 정상적인 트랜지스터 특성을 검증할 수 있으며, 인-라인(in-line)에서도 조기에 스크린할 수 있는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴및 그 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention can efficiently verify normal transistor characteristics while proceeding in the same manner as the transistor formation process in the peripheral region, and for verifying the dielectric film of a flash memory device that can be screened early in-line. Its purpose is to provide a test pattern and a method of manufacturing the same.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴은 반도체 기판 상부의 선택된 영역에 소정의 간격을 두고 이격되어 절연되도록 형성된 다수의 게이트 산화막과, 상기 게이트 산화막 상부에 각각 형성된 다수의 제 1 폴리실리콘막과, 상기 각각의 제 1 폴리실리콘막의 소정 영역이 노출되고, 노출된 반도체 기판이 폐쇄되도록 형성된 유전체막과, 상기 소정 영역이 노출된 제 1 폴리실리콘막과 접촉되며, 상기 제 1 폴리실리콘막 상부에 형성된 유전체막에 의해 절연되도록 형성된 제 2 폴리실리콘막으로 이루어지되, 상기 제 2 폴리실리콘막의 소정 부분에 전류를 인가하였을 경우 다른 부분에서의 전류를 측정하여 상기 제 1 폴리실리콘막과 상기 제 2 폴리실리콘막 사이에 잔류하는 유전체막을 검증하는 것을 특징으로 한다.In order to achieve the above object, a test pattern for verifying a dielectric film of a flash memory device according to the present invention includes a plurality of gate oxide films formed to be insulated at a predetermined interval from a selected region on an upper surface of a semiconductor substrate, and on the gate oxide film. A plurality of first polysilicon films respectively formed, a predetermined region of each of the first polysilicon layers is exposed, a dielectric film formed to close the exposed semiconductor substrate, and a first polysilicon layer exposed to the predetermined region And a second polysilicon film formed to be insulated by the dielectric film formed on the first polysilicon film. When a current is applied to a predetermined portion of the second polysilicon film, the current is measured at another part. Verifying the dielectric film remaining between the first polysilicon film and the second polysilicon film The features.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴 제조 방법은 반도체 기판 상부에 게이트 산화막 및 제 1 폴리실리콘막을 형성한 후 소정을 간격을 두고 서로 이격되도록 패터닝하는 단계와, 전체 구조 상부에 유전체막을 형성한 후 상기 제 1 폴리실리콘막의 소정 영역이 노출되도록 패터닝하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막을 증착한 후 노출된 상기 제 1 폴리실리콘막과 접촉되고, 상기 유전체막 사이에서 절연되도록 패터닝하는 단계를 포함하여 이루어지되, 상기 제 2 폴리실리콘막의 소정 부분에 전류를 인가하여 다른 부분에서의 전류량에 따라 상기 제 1 폴리실리콘막과 상기 제 2 폴리실리콘막 사이에 잔류하는 유전체막을 검증하는 것을 특징으로 한다.In addition, the method of manufacturing a test pattern for dielectric film verification of a flash memory device according to the present invention for achieving the above object is formed by patterning the gate oxide film and the first polysilicon film on the semiconductor substrate and spaced apart from each other at predetermined intervals. And forming a dielectric film over the entire structure, patterning the predetermined region of the first polysilicon film to be exposed, and depositing the second polysilicon film over the entire structure, and then exposing the first polysilicon film. And contacting and patterning the dielectric film to be insulated between the dielectric layers, wherein the first polysilicon film and the second poly are applied to a predetermined portion of the second polysilicon film according to the amount of current in the other portion. The dielectric film remaining between the silicon films is verified.
도 1(a) 및 도 1(b)는 플래쉬 메모리 소자를 제조하기 위한 레이아웃 및 단면도.1 (a) and 1 (b) are a layout and a cross-sectional view for manufacturing a flash memory device.
도 2(a) 및 도 2(b)는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴을 제조하기 위한 레이아웃 및 A-A' 라인을 따라 절취한 단면도.2 (a) and 2 (b) are cross-sectional views taken along a line A-A 'and a layout for manufacturing a test pattern for dielectric film verification of a flash memory device according to a first embodiment of the present invention.
도 3(a) 및 도 3(b)는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴을 제조하기 위한 레이아웃 및 B-B' 라인을 따라 절취한 단면도.3 (a) and 3 (b) are cross-sectional views taken along a line B-B 'and a layout for manufacturing a test pattern for verifying a dielectric film of a flash memory device according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
1, 10 : 제 1 폴리실리콘 마스크 2, 20 : 유전체막 마스크1, 10: first polysilicon mask 2, 20: dielectric film mask
3, 30 및 200 : 게이트 마스크 4 : 자기정렬 식각 마스크3, 30, and 200: gate mask 4: self-aligned etching mask
100 : 액티브 마스크100: active mask
11, 21 및 31 : 반도체 기판 12, 22 : 게이트 산화막11, 21, and 31: semiconductor substrate 12, 22: gate oxide film
13, 23 : 제 1 폴리실리콘막 14, 24 : 유전체막13, 23: first polysilicon film 14, 24: dielectric film
15, 25 및 33 : 제 2 폴리실리콘막15, 25, and 33: second polysilicon film
16, 26 : 텅스텐 실리사이드막 32 : 필드 산화막16, 26: tungsten silicide film 32: field oxide film
본 발명은 절연된 제 1 폴리실리콘막과 절연된 제 2 폴리실리콘막을 체인(chain) 형태로 연결하여 제 2 폴리실리콘막 양단간에 전위차를 줄 경우 전류의 흐름이 존재하면 제 1 폴리실리콘막과 제 2 폴리실리콘막 사이에 유전체막이 존재하지 않음을 알 수 있고, 전류의 흐름이 없으면 제 1 폴리실리콘막과 제 2 폴리실리콘막 사이에 유전체막이 존재하고 있음을 알 수 있도록 한다.According to the present invention, when a current flow exists when a potential difference is formed between both ends of the second polysilicon film by connecting the insulated first polysilicon film and the insulated second polysilicon film in a chain form, the first polysilicon film and the first polysilicon film It can be seen that there is no dielectric film between the two polysilicon films, and that there is no current flow between the first polysilicon film and the second polysilicon film.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a)는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 유전체막 검증 테스트 패턴의 레이아웃이고, 도 2(b)는 A-A' 라인을 따라 절취한 상태의 단면도로서, 셀 영역 및 주변 영역의 형성 공정과 동시에 실시되지만, 테스트 패턴 형성 공정만을 설명하기로 한다.FIG. 2A is a layout of a dielectric film verification test pattern of a flash memory device according to a first embodiment of the present invention. FIG. 2B is a cross-sectional view of the dielectric film verification test pattern taken along the AA ′ line of the cell region and the periphery thereof. Although simultaneously with the process of forming the region, only the test pattern forming process will be described.
도 2(a) 및 도 2(b)를 참조하면, 반도체 기판(21) 상부에 게이트 산화막(22) 및 제 1 폴리실리콘막(23)을 형성한 후 제 1 폴리실리콘막 마스크(10)를 이용한 리소그라피 공정 및 식각 공정을 실시하여 제 1 폴리실리콘막(23) 및 게이트 산화막(22)을 패터닝한다. 패터닝된 제 1 폴리실리콘막(23)은 소정의 간격으로 이격되어 각각 절연되도록 형성된다. 전체 구조 상부에 ONO 유전체막(24)을 형성한 후 유전체막 마스크(20)를 이용한 리소그리피 공정 및 식각 공정을 실시하여 패터닝한다. 이때, 유전체막 마스크(20)는 제 2 폴리실리콘막이 겹쳐져 형성된 제 1 폴리실리콘막(23)의 상부만 노출되도록 하며, 유전체막 마스크(20)의 노출되는 영역의 크기는 주변 영역 트랜지스터의 최소 사이즈와 동일하게 한다. 전체 구조 상부에 제 2 폴리실리콘막(25) 및 텅스텐 실리사이드막(26)을 증착한 후 게이트 마스크(30)를 이용한 리소그라피 공정 및 식각 공정을 실시하여 텅스텐 실리사이드막(26) 및 제 2 폴리실리콘막(25)을 패터닝한다.Referring to FIGS. 2A and 2B, after forming the gate oxide layer 22 and the first polysilicon layer 23 on the semiconductor substrate 21, the first polysilicon layer mask 10 is formed. The first polysilicon film 23 and the gate oxide film 22 are patterned by performing a lithography process and an etching process. The patterned first polysilicon films 23 are formed to be insulated from each other at predetermined intervals. After forming the ONO dielectric film 24 over the entire structure, a lithography process and an etching process using the dielectric film mask 20 are performed and patterned. In this case, the dielectric layer mask 20 exposes only the upper portion of the first polysilicon layer 23 formed by overlapping the second polysilicon layer, and the size of the exposed region of the dielectric layer mask 20 is the minimum size of the peripheral region transistor. Do the same with After depositing the second polysilicon layer 25 and the tungsten silicide layer 26 on the entire structure, a lithography process and an etching process using the gate mask 30 are performed to perform the tungsten silicide layer 26 and the second polysilicon layer. Pattern (25).
상기와 같은 공정에 의해 제조된 테스트 패턴은 게이트 마스크(30)에 의해 패터닝된 제 2 폴리실리콘막(25) 및 텅스텐 실리사이드막이 각각 절연되어 있고, 제 2 폴리실리콘막(25)이 유전체막(24)이 식각되어 제 1 폴리실리콘막(23)이 노출된 지역을 덮으면서 절연된 제 1 폴리실리콘막(23)을 각각 연결한다. 또한 제 1 폴리실리콘막(23)을 유전체막(24)이 덮고 있어 게이트 마스크(30)가 오픈된 상태에서도 식각되지 않고 원형을 유지하고 있다. 그리고 주변 영역과 동일하게 자기정렬 식각 마스크가 클로즈된 상태로 존재하기 때문에 자기정렬 식각 공정에도 제 1 폴리실리콘막(23)은 원형을 그대로 유지한다.In the test pattern manufactured by the above process, the second polysilicon film 25 and the tungsten silicide film patterned by the gate mask 30 are respectively insulated, and the second polysilicon film 25 is the dielectric film 24. ) Is etched to cover the areas where the first polysilicon film 23 is exposed, thereby connecting the insulated first polysilicon films 23. In addition, since the dielectric film 24 covers the first polysilicon film 23, the circular shape is maintained without being etched even when the gate mask 30 is open. In addition, since the self-aligned etching mask is closed in the same manner as the peripheral region, the first polysilicon layer 23 maintains the original shape even in the self-aligned etching process.
도 2(b)의 단면도에서 볼 수 있듯이 유전체막(24)이 제거된 영역에서 제 1 폴리실리콘막(23)과 제 2 폴리실리콘막(25)이 응착되어 있기 때문에 각각 절연된 제 1 폴리실리콘막(23)과 제 2 폴리실리콘막(25)이 반복적으로, 즉 체인 형태로 연결되어 있다. 따라서, 도 2(a)에 표시한 바와 같이 P1과 P2 양단에 전위차를 주게 되면 유전체막이 완전히 제거되어 있을 경우 P1, 제 2 폴리실리콘막, 제 1 폴리실리콘막, 제 2 폴리실리콘막, 제 1 폴리실리콘막, …, P2로 선형적인 전류 패스가존재하게 되어 제 1 폴리실리콘막과 제 2 폴리실리콘막이 왼전히 응착되어 있음을 알 수 있다. 한편, 유전체막이 존재할 경우 전류 패스가 원활하지 못해 제 1 폴리실리콘막과 제 2 폴리실리콘막간의 응착이 불완전함을 알 수 있다.As shown in the cross-sectional view of FIG. 2B, the first polysilicon insulated from each other because the first polysilicon film 23 and the second polysilicon film 25 are bonded in the region where the dielectric film 24 is removed. The film 23 and the second polysilicon film 25 are repeatedly connected, ie in the form of a chain. Therefore, as shown in FIG. 2A, when a potential difference is applied between P1 and P2, P1, the second polysilicon film, the first polysilicon film, the second polysilicon film, and the first when the dielectric film is completely removed. Polysilicon film; It can be seen that a linear current path exists at P2, whereby the first polysilicon film and the second polysilicon film are completely adhered. On the other hand, when the dielectric film is present, it can be seen that the current path is not smooth and adhesion between the first polysilicon film and the second polysilicon film is incomplete.
따라서, 인-라인 모니터링시 선형적인 전류 패스가 아닌 경우에는 제 1 폴리실리콘막과 제 2 폴리실리콘막의 계면에 유전 물질이 남아 있는 것을 의미하므로 조기에 스크린해 줄 수 있고, 플로팅 트랜지스터와 같이 불완전한 트랜지스터의 특성을 보이는 경우에 대해서도 검증할 수 있다.Therefore, in the case of non-linear current pass during in-line monitoring, since a dielectric material remains at the interface between the first polysilicon film and the second polysilicon film, the screen can be prematurely screened and an incomplete transistor such as a floating transistor. It can also be verified for the case of showing the characteristics of.
상기한 바와 같은 본 발명의 제 1 실시 예는 ONO 유전체막의 제 1 산화막을 산화 공정에 의해 형성할 경우에 효율적인 방법이고, 제 1 산화막을 증착에 의해 형성할 경우에는 다음의 제 2 실시 예가 더욱 효율적이다.The first embodiment of the present invention as described above is an efficient method when the first oxide film of the ONO dielectric film is formed by an oxidation process, and the following second embodiment is more efficient when the first oxide film is formed by vapor deposition. to be.
ONO 유전체막의 제 1 산화막을 산화 공정으로 형성하는 경우에는 제 1 폴리실리콘막의 상태에 따라 산화되는 정도가 달라지기 때문에 그 두께가 변하게 된다. 하지만, 제 1 산화막을 증착하여 형성하는 경우에는 제 2 폴리실리콘막의 상태와 무관하므로 일정한 두께를 유지하게 된다. 그리고 유전체막의 두께를 인-라인 모니터링하는 경우 다층의 하부층, 즉 반도체 기판, 게이트 산화막 및 제 1 폴리실리콘막이 존재하는 경우보다 단층의 하부층, 즉 반도체 기판 상부에서 더 정확한 결과를 얻을 수 있다. 따라서, 제 1 폴리실리콘막이 없는 반도체 기판의 액티브 영역 상부에서 유전체막의 제거 여부를 시각적으로 확인하고 제 2 폴리실리콘막이 접촉된 상태에서 전기적으로 확인할 수 있다.In the case where the first oxide film of the ONO dielectric film is formed by an oxidation process, the thickness thereof changes because the degree of oxidation varies depending on the state of the first polysilicon film. However, in the case of depositing and forming the first oxide film, the thickness is maintained regardless of the state of the second polysilicon film. When the thickness of the dielectric film is monitored in-line, more accurate results may be obtained in the lower layer of the single layer, that is, the upper portion of the semiconductor substrate than in the case where the multilayer lower layer, that is, the semiconductor substrate, the gate oxide layer, and the first polysilicon layer, is present. Therefore, it is possible to visually check whether the dielectric film is removed from the active region of the semiconductor substrate without the first polysilicon film, and electrically in the contact state of the second polysilicon film.
도 3(a) 및 도 3(b)는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴을 제조하기 위한 레이아웃 및 B-B' 라인을 따라 절취한 단면도이다.3 (a) and 3 (b) are cross-sectional views taken along a line B-B ′ and a layout for manufacturing a test pattern for verifying a dielectric film of a flash memory device according to a second embodiment of the present invention.
액티브 마스크(100)를 이용한 리소그라피 공정 및 식각 공정, 그리고 필드 산화막(32) 형성 공정을 실시하여 각각 절연된 액티브 영역을 확정한다. 반도체 기판(31) 상부에 게이트 산화막을 형성한 후 제 1 폴리실리콘막을 형성한다. 원래 주변 영역은 제 1 폴리실리콘막 식각시 제 1 폴리실리콘 마스크를 폐쇄하여 제 1 폴리실리콘막을 제거하지 않고 게이트로 사용하지만, 본 발명의 제 2 실시 예에 따른 테스트 패턴은 단일 하부층을 형성하기 위해 제 1 폴리실리콘 마스크를 개방하여 제 1 폴리실리콘막을 완전히 제거한다. ONO 유전체막의 제 1 산화막을 증착하기 전에 세정 공정을 실시하여 주변 영역에서는 제 1 폴리실리콘막 상부의 산화막을, 본 발명의 제 2 실시 예에 따른 테스트 패턴에서는 액티브 영역 상부의 산화막을 제거한 후 제 1 산화막 증착, 질화막 증착, 제 2 산화막 증착 공정을 실시하여 유전체막을 형성한다. 이러한 공정에 의해 테스트 패턴의 액티브 영역에는 반도체 기판(31) 상부에 유전체막만 존재하여 유전체막을 식각하면 반도체 기판(31)만 존재한다. 제 2 폴리실리콘막(33)을 증착하고 게이트 마스크(200)를 사용하여 액티브와 액티브를 제 2 폴리실리콘막이 체인 형태로 연결되도록 확정한다. 본 발명의 제 2 실시 예를 실시하기 위한 게이트 마스크(200)는 본 발명의 제 1 실시 예를 실시하기 위한 게이트 마스크(30)와 동일한 형태로 형성한다.A lithography process and an etching process using the active mask 100 and a process of forming the field oxide film 32 are performed to determine the insulated active regions. After the gate oxide film is formed over the semiconductor substrate 31, the first polysilicon film is formed. Originally, the peripheral region is used as a gate without removing the first polysilicon film by closing the first polysilicon mask during the etching of the first polysilicon film, but the test pattern according to the second embodiment of the present invention is used to form a single underlayer. The first polysilicon mask is opened to completely remove the first polysilicon film. Prior to depositing the first oxide film of the ONO dielectric film, a cleaning process is performed to remove the oxide film over the first polysilicon film in the peripheral region and the oxide film over the active region in the test pattern according to the second embodiment of the present invention. Oxide film deposition, nitride film deposition, and a second oxide film deposition process are performed to form a dielectric film. In this process, only the dielectric film is present on the semiconductor substrate 31 in the active region of the test pattern, and only the semiconductor substrate 31 exists when the dielectric film is etched. The second polysilicon film 33 is deposited and the active and the active are determined using the gate mask 200 to connect the second polysilicon film in a chain form. The gate mask 200 for implementing the second embodiment of the present invention is formed in the same form as the gate mask 30 for implementing the first embodiment of the present invention.
상기와 같은 공정에 의해 제조된 테스트 패턴을 도 3(b)에 도시하였으며, 유전체막이 완전히 제거되었을 경우 P3와 P4 양단에 전위차를 주었을 때 P3, 제 2 폴리실리콘막, 반도체 기판, 제 2 폴리실리콘막, 반도체 기판, …, P4로 선형적인 전류 패스가 존재하고, 유전체막이 완전히 제거되지 않았을 경우 전류 패스가 원할하지 못하게 된다. 이 결과로서 주변 영역의 게이트에서 제 1 폴리실리콘막과 제 2 폴리실리콘막의 응착 여부를 판단할 수 있게 된다.The test pattern manufactured by the above process is shown in FIG. 3 (b), and when the dielectric film is completely removed, P3, the second polysilicon film, the semiconductor substrate, and the second polysilicon when a potential difference is applied between P3 and P4 Film, semiconductor substrate; If there is a linear current path to P4, and the dielectric film is not completely removed, then the current path becomes undesired. As a result, it is possible to determine whether the first polysilicon film and the second polysilicon film adhere to the gate in the peripheral region.
상술한 바와 같이 본 발명에 의하면 실제 주변 영역의 게이트 형성 공정과 동일한 공정을 진행하면서도 제 1 폴리실리콘막과 제 2 폴리실리콘막의 응착 여부를 전기적으로 정확히 판단할 수 있어 주변 영역의 트랜지스터의 불완전한 특성의 원인을 조기에 분석할 수 있고, 관련 공정의 셋-업(set-up) 기간을 크게 단축할 수 있다.As described above, according to the present invention, it is possible to accurately determine whether the first polysilicon film and the second polysilicon film adhere to each other while performing the same process as the gate forming process of the actual peripheral area. The cause can be analyzed early and the set-up period of the process involved can be significantly shortened.
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