KR100316295B1 - 고속-패킷네트워크용패킷관리장치 - Google Patents

고속-패킷네트워크용패킷관리장치 Download PDF

Info

Publication number
KR100316295B1
KR100316295B1 KR1019950002905A KR19950002905A KR100316295B1 KR 100316295 B1 KR100316295 B1 KR 100316295B1 KR 1019950002905 A KR1019950002905 A KR 1019950002905A KR 19950002905 A KR19950002905 A KR 19950002905A KR 100316295 B1 KR100316295 B1 KR 100316295B1
Authority
KR
South Korea
Prior art keywords
data
packet
frame
control
address
Prior art date
Application number
KR1019950002905A
Other languages
English (en)
Other versions
KR950035216A (ko
Inventor
알렌쏘오
Original Assignee
미키오 이시마루
아드밴스트 마이크로 디이바이시스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미키오 이시마루, 아드밴스트 마이크로 디이바이시스 인코포레이티드 filed Critical 미키오 이시마루
Publication of KR950035216A publication Critical patent/KR950035216A/ko
Application granted granted Critical
Publication of KR100316295B1 publication Critical patent/KR100316295B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/08—Monitoring or testing based on specific metrics, e.g. QoS, energy consumption or environmental parameters
    • H04L43/0805—Monitoring or testing based on specific metrics, e.g. QoS, energy consumption or environmental parameters by checking availability
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/32—Flow control; Congestion control by discarding or delaying data units, e.g. packets or frames
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling
    • H04L47/62—Queue scheduling characterised by scheduling criteria
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3009—Header conversion, routing tables or routing tags
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/50—Overload detection or protection within a single switching element
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/55—Prevention, detection or correction of errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/08—Protocols for interworking; Protocol conversion

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Environmental & Geological Engineering (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

고속-패킷 네트워크에서, 인입하는 HDLC 데이타는 데이타를 DLCI 추출기를 통해 시프트시키는 수신 상태 기기를 포함하는 패킷 관리 장치에 대한 수신 라인 인터페이스 장치에 의해 공급되어진다. 추출된 DLCI는 목적지 DLCI 및 인입하는 HDLC 데이타에 부합하는 제어 데이타를 저장하는 번역 RAM의 위치를 표시하는 어드레스로서 사용되어진다. 목적지 DLCI 는 인입하는 데이타의 현 DLCI 필드를 대체한다. 프레임 제어 상태 기기는 인입하는 HDLC 패킷에 대해 할당되어지는 프레임 버퍼 RAM의 프레임 버퍼를 요청하고, 할당된 버퍼에 대한 데이타를 기록한다, 동시에, 패킷 유효 메시지는 번역 RAM에서 제어 데이타에 의해 표시되는 목적지 패킷 관리 장치로 보내진다. 목적지 패킷 관리 장치의 송신 회로는 프레임 버퍼로부터 FIFO 레지스터로 HDLC 데이타를 재기록하는 송신 상태 기기를 구비한다. FIFO 레지스터가 풀이거나 혹은 전체 데이타 프레임이 FIFO 레지스터내에 있을 때, 데이타는 송신 라인 인터페이스 장치에 접속된 HDLC 송신기로 전송되어진다.

Description

고속-패킷 네트워크용 패킷 관리 장치
본 발명은 데이타 패킷 스위칭에 관한 것으로, 특히, 프레임 릴레이 및 셀 릴레이 네트워크용 패킷 관리 장치에 관한 것이다.
고속-패킷 네트워크의 기본 개념은 지능적인 말단-사용자 시스템, 신뢰성있는 디지탈 전송 설비 및 고속 통신 시스템에서 발견되어진다. 고속 통신, 지능 PCS 및 네트워크 스테이션의 확산 및 에러-프리 고속 통신 라인의 효율의 발전이 요구되는 컴퓨터 응용분야에서의 발전은 광역 네트워크 스위칭의 새로운 형태의 필요성을 발생시키게 되었다. 이러한 새로운 스위칭 기술은 고속, 저 지연, 가상회로 기본에서 포트 공유 및 대역폭 공유가 요구된다. TDM 회로 스위칭은 처음의 두 가지특성을 제공하고, X.25 패킷 스위칭은 마지막 두 가지 특성을 제공한다. 고속-패킷 기술은 모든 네 가지 특성을 제공하도록 새로운 형태의 " 패킷 모드" 스위칭으로 개발되어지고, 이것은 LAN-WAN 인터-네트워킹에서 발견되는 폭발적인 통신량 소오스(busty traffic sources)에 대한 이상적인 해결책과 함께 고속-패킷 네트워크를 형성한다.
고속-패킷 기술은 사용자가 성능(응답 시간)을 개선시키고 다수의 주요 타입의 네트워크 응용에 대한 전송 비용을 상당히 줄일 수 있는 기능을 제공한다. 효율을 위해, 고속-패킷 네트워크는 세 가지 조건에 부합되는 것이 요구된다 : (1) 말단 장치는 지능적인 고-계층 프로토콜에서 동작되어야만 한다 ; (2) 전송선은 가상적으로 에러-프리이어야 한다 ; (3) 응용은 가변 지연을 용납하여야 한다.
x.25 패킷 스위칭 및 TDM 회로 스위칭과 같은 다른 광역 네트워크 스위칭 기술은 라인 품질이 그다지 양호하지 않는 곳에서, 네트워크 자체적으로 에러-프리 전송을 보장해야 할 때, 혹은 통신향(예를 들면, 영상 혹은 음성)이 지연에 대해 용납되지 않을 때, 중요하게 유지된다.
고속-패킷 네트워크는 정적 멀티플렉싱 및 포트 공유 특성을 사용하는 " 패킷 모드" 서비스를 제공한다. 그러나, X.25 와 달리, 고속-패킷 네트워크는 계층 3에서 모든 프로세싱을 완전히 제거한다. 더우기, 유효한 에러-프리 프레임에 대한 검사를 포함하지만 에러가 발견되면 재전송을 요청하지는 않는 소위 " 코어 양상(core aspects)" 인 계층 2의 기능중 일부만을 사용한다. 따라서, 시퀀스 넘버, 윈도우 회전, 응답 및 감시 패킷과 같은 프로토콜 기능은 고속-패킷 네트워크내에서 실행되지 않는다. 고속-패킷 네트워크이외의 많은 기능의 스트리핑의 결과는 처리량(예를 들면, 하드웨어의 주어진 가격에 대해서 초당 처리되어질 수 있는 프레임의 수)은 각각의 패킷이 휠씬 적은 프로세싱을 요구하기 때문에, 현저히 증가하게 된다. 동일한 이유때문에, 고속-패킷 네트워크를 통한 지연은, 비록 전혀 처리되지 않는 TDM 네트워크보다 더 높이 유지되어지더라도, X.25 의 그것보다 더 낮아지게 된다.
고속-패킷 네트워크로부터 많은 기능을 제거하기 위하여, 단말 장치는 데이타의 에러-프리 엔드-투-엔드 전송(error-free end-to-end transmission)을 보장할 책임이 있다. 그것은 더욱더 많은 최종 장치, 특히, LAN 에 부착되는 것들은 이러한 기능을 실행하기 위한 지능 및 프로세싱 파워를 갖는다는 것이다.
프레임 릴레이 및 셀 릴레이는 고속-패킷 기술의 두 가지 구분이다. 프레임릴레이는 단지 몇몇 캐릭터로부터 수천이 넘는 것까지의 범위의 가변적인 길이를 갖는 프레임 구조를 사용한다. X.25를 공유하는 이러한 특성은 LAN 과 함께 훌륭히 동작하는 프레임 릴레이 및 가변 프레임 크기를 갖는 동기적인 데이타 통신량의 다른 소오스를 만드는 데 있어서 매우 중요하다. 이것은 또한 통신량에 의해 만나게되는 지연(비록 항상 X.25보다 작더도록)이 보내지는 프레임의 크기에 따라 변화하게 된다는 것을 의미한다. 통신량의 다소의 형태는 지연, 특히, 가변적인 지연에 대해 용납되지 않는다. 음성은 일실시예이고, 영상은 다른 실시예이다. 이러한 이유때문에, 프레임 릴레이는 지연-민감성 통신량과 같은 것을 전송하는 데에는 적절하지 못하다. 한편, LAN-to-LAN 통신량과 같은 폭발적인 데이타 소오스의 요구 조건에 매우 잘 매치되어진다.
X.25 패킷과 비교할 때, 프레임 릴레이는 프레임의 시작에서 헤더에 부가함에 의해 프레임 구조에 대한 작은 변형을 실시한다. 프레임 릴레이 헤더는 특정 목적지에 일치하는 프레임 릴레이 가상회로 번호인 데이타 링크 접속 식별자(DLCI)를 포함한다. LAN-WAN 인터-네트워킹의 경우, DLCI는 목적지 LAN이 부착되는 포트를 표시한다. DLCI는 프레임 릴레이 네트워크 노드로의 데이타 인입이 3-단계 처리를 사용하여 네트워크를 통해 보내지도록 한다:
1. 프레임 검사 시퀀스(Frame Check Sequence; FCS)를 사용하여 프레임의 보전성을 검사하고, 에러를 .표시하면, 프레임을 폐기시킨다.
2. 테이블에서 DLCI를 보고, DLCI가 이 링크에 대해서 정의되지 않으며, 프레임을 폐기시킨다.
3. 테이블에 규정된 포트 혹은 트렁크로 보냄에 의해 그 목적지로 프레임을 릴레이시킨다.
프레임 릴레이 데이타가 폐기되는 두 주요원인은 프레임에서의 에러 검출 및 과잉 밀집 현상(congestion;네트워크가 오버로드됨)의 발생이다. 프레임의 폐기는PC, 워크 스테이션 및 호스트와 같은 말단 포인트 장치에서의 지능때문에 통신의 보전성에 대립되지 않는다. 이러한 지능 장치는 네트워크내에서 데이타의 손실을 검출하고 회복시킬 수 있는 다중-레벨 프로토콜로서 운용되어진다. 말단 장치에서 상위 계층 프로토콜은 송신되고 수신된 다양한 프레임의 시퀀스 번호와 트랙을 보유한다. 인식은 그 프레임 번호가 성공적으로 수신된 송신 말단부를 알리도록 보내진다. 시퀀스 번호가 손실되면, 수신 말단부는 재전송을 요청하게 된다. 이러한 방식으로, 말단 장치는 모든 프레임이 결국 에러없이 수신되는 것을 보장한다.
제 1 도는 프레임 릴레이의 어드레싱 메카니즘을 나타내는 DLCI 영역에 의해 후속되고, 프레임을 구분하도록 사용되는 플래그 영역을 포함하는 프레임 릴레이 고-레벨 데이타-링크 제어(HDLC) 포맷의 필드 도시도이다. DLCI 는 제 2 옥텟(octet)의 여섯 개의 최상위 비트 플러스 프레임-릴레이 프레임의 제 3 옥텟의 네 개의 최상위 비트로 이루어진다. 제 2 옥텟의 DLCI 비트는 명령어/응답(C/R) 표시 비트에 의해 후속되어진다. 확장된 어드레스(EA) 비트 값에 따른 부가적인 비트가 10비트를 넘게 DLCI 를 확장하도록 사용됨으로써 완전한 DLCI 를 형성하게 된다. 제 1 도에 도시된 DLCI 의 두-옥텟 버젼은 1024 어드레스를 커버한다. 프레임릴레이의 본 구현에 있어서, 매 ANSI 규정에 있어서 DLCI 값의 대입에 있어서 몇몇 제한 사항이 있다. DLCI 0는 채널 콜 제어 신호전달에 있어서 보유되어져야 한다. DLCI 1 내지 15 및 1008 내지 1022는 다음의 사용을 위해 보존되어지고, DLCI(1023)은 로컬 관리 인터페이스(LMI) 통신에 대해 보존되어진다. 이것은 사용자 데이타에 효용가능한 16 내지 1007 로부터 992 DLCI 를 이탈시킨다. DLCI (16-991)은 논리 접속으로 대입되어지고, DLCI(992-1007)은 계층 2 관리에 대해 사용된다.
DLCI영역은 전방 명시 과잉밀집현상 통고(Forward Explicit Congestion Notification;FECN) 및 후방 명시 과잉밀집현상 통고(BECN) 비트에 의해 후속된다. FECN 비트는 과잉밀집현상 회피 절차가 프레임의 방향(소오스->네트워크->말단포인트)에서 시작되어져야 함을 나타낸다. 이 비트는 말단 포인트 수신에 사용됨으로써 목적지-제어된 송신기의 속도를 조절하게 된다. 말단 포인트는 응답/인식으로 나타나는 메시지의 송신을 느리게 저하시키게 된다.
BECN 비트는 과잉밀집현상 회피 절차가 프레임의 반대 방향(말단 포인트->네트워크->소오스)에서 시작되어져야 함을 나타낸다. 이 비트는 말단 포인트에 사용됨으로서 소오스-제어된 송신기와 속도를 조절하게 된다. 소오스는 네트워크에 대한 모든 전송을 느리게 저하시키게 된다.
폐기 적격성(Discard Eligiblility;DE) 비트는 네트워크 과잉밀집현상에서 폐기에 대한 프레임의 적합성을 나타내도록 사용된다. 이 표시된 프레임은 과잉밀집현상동안 다른 프레임에 대해 우선적으로 폐기되어져야 한다.
다양한 길이의 정보 필드가 프레임 릴레이에 의해 번역되지 않은 사용자 제어 데이타 및 정보를 전달한다.
정보 필드를 후속하는 두-옥텟 프레임 검사 시퀀스(FCS) 필드는 프레임이 전송동안 손상되지 않는 것을 검증하도록 사용되어진다. FCS 는 프레임에 대한 순환용장도 검사(CRC) 다항을 어드레스 필드의 제 1 비트에서 정보 필드의 마지막 비트까지 공급하도록 나타난다. FCS 는 소오스 장치에 의해 계산되어지고 목적지 장치에 의해 재계산되어진다. 두 FCS가 정합되지 않으면, 프레임은 다음에 폐기되어진 다. FCS는 폐쇄 플래그에 의해 후속된다.
셀 릴레이는 고속-패킷 기술의 또다른 분배이다. 프레임 릴레이처럼, 셀 릴레이는 지능적인 말단 시스템에서 요구되고, 신뢰성있는 디지탈 전송 설비 및 고-대역폭 용량을 가능하도록 한다. 프레임 릴레이 및 셀 릴레이사이의 주요한 차이점은 전송되는 정보의 유닛이다. 프레임 릴레이가 다양한 길이 " 프레임" 으로 정보를 전송하는 반면, 셀 릴레이는 고정된 길이 " 셀" 로 정보를 전송한다.
프레임 릴레이 프로토콜은 표 1에 기록된 표준으로 정의된다, 셀 릴레이는 ATH 및 802.6 DQDB 표준으로 정의되어진다.
최근, 프레임 릴레이 및 셀 릴레이 프로토콜은 소프트웨어로 구현되어지고, 그 처리량은 패킷 스위칭의 소프트웨어 지원을 제공하는 시스템의 프로세싱 파워에의해 제한된다. 그러므로, 소프트웨어 기초 고속-패킷 네트워크의 프로세싱 병목현상을 제거하기 위하여 프레임 릴레이 및 셀 릴레이가 하드웨어에서 구현되어질 필요성이 있다. 따라서, 하드웨어에서 프레임 혹은 셀 릴레이 프로토콜을 지원하도록 루팅되는 패킷 및 패킷 어드레스 번역을 실행할 수 있는 패킷 관리 장치를 제공하는 것이 바람직하다.
본 발명의 장점은 하드웨어에서 프레임 릴레이 및 셀 릴레이 프로토콜을 지원하는 패킷 관리 장치를 제공하는 것이다.
본 발명의 다른 장점은 고속-패킷 스위칭과 관련된 처리 병목현상을 제거하는 패킷 관리 장치를 제공하는 것이다.
본 발명의 상기 그리고 다른 장점은, 송신 데이타 터미널로부터 수신된 데이타를 어드레스 필드를 갖는 데이타 패킷으로 변환시키는 데이타 수신 수단과, 데이타 패킷을 임시로 저장하는 패킷 버퍼 수단과, 버퍼 수단으로부터 판독된 데이타 패킷을 수신하는 데이타 단자로 송신된 데이타로 변환시키는 데이타 송신 수단을 구비하는 패킷 스위칭 네트워크에 있어서; 데이타 패킷을 수신하는 패킷 수신기를 포함하는 패킷 처리용 장치를 네트워크에서 적어도, 부분적으로 제공함에 의해 달성되어진다. 어드레스 필드는 어드레스 추출기에 의해 데이타 패킷으로부터 분리되어진다. 추출된 어드레스 필드는 번역된 어드레스 데이타 및 제어 데이타를 저장하는 번역 메모리로의 인입을 지시한다. 제어 데이타에 응답하여, 어드레스 대체 회로는 데이타 패킷내의 어드레스 필드를 번역된 어드레스 데이타로 대체시킨다. 패킷 제어 회로는 번역된 어드레스 데이타를 갖는 데이타 패킷을 패킷 버퍼 수단으로 전송한다. 패킷 제어 회로로부터의 제어 메시지에 응답하여, 패킷 송신기는 패킷 버퍼 수단으로부터 데이타 패킷을 판독하고, 데이타 송신 수단으로 데이타 패킷을 이송한다.
본 발명의 특정 양상에 따르면, 데이타 패킷은 프레임 릴레이 표준에 충족되도록 포맷된 데이타 프레임 또는 셀 릴레이 표준에 충족되도록 포맷된 데이타 셀을 포함한다.
네트워크 제어 및 유지보수 기능을 위하여, 번역 메모리는 데이타 패킷의 어드레스 필드에 의해 지시되는 셀에 저장된 제어 데이타에 응답하여 네트워크의 제어 프로세서로 데이타 패킷을 보낸다, 번역 메모리는 데이타 패킷에 응답하여 제어프로세서에 의해 갱신되어진다.
본 발명의 바람직한 실시예에 따라, 프레임 릴레이 네트워크용 프레임 처리시스템은 프레임 릴레이 네트워크를 통해 데이타 프레임 스위칭을 제공하도록 포맷된 인입하는 어드레스 필드를 갖는 데이타 프레임을 수신하는 수신 수단을 포함한다. 수신 수단에 응답하는 수단은 데이타 프레임으로부터 인입하는 어드레스 필드를 분리시킨다. 인입 어드레스 필드에 응답하는 저장 수단은 목적지 어드레스 필드 및 제어 데이타를 수신 수단에 공급한다. 저장 수단에 응답하는 프레임 제어 수단은 인입하는 어드레스 필드를 목적지 어드레스 필드로 대체시킨다. 프레임 제어 수단에 응답하는 버퍼 수단은 목적지 어드레스 필드를 갖는 데이타 프레임을 임시로 저장한다. 제어 데이타에 의해 지시된 데이타 프레임 송신 수단은 버퍼 수단으로부터 데이타 프레임을 판독하고 판독된 데이타 프레임을 그 목적지 어드레스 필드에따라 송신한다.
바람직하게는, 저장 수단은 인입하는 어드레스 필드에 의해 지시되는 셀에서 제어 데이타 및 목적지 어드레스 필드를 저장한다. 수신 수단은 제어 데이타가 그 인입하는 어드레스 필드가 액티브가 아님을 표시할 때 폐기되어지도록 한다. 데이타 프레임 송신 수단은 데이타 프레임 제어 수단으로부터 제어 메시지에 응답하여 버퍼 수단으로부터 데이타 프레임을 판독한다. 제어 메시지는 데이타 프레임이 판독되어지는 버퍼 수단에서 버퍼 유닛의 어드레스를 포함한다.
본 발명의 특성에 따르면, 데이타 프레임 송신 수단은 버퍼 수단에 의해 공급되는 데이타 프레임을 저장하는 FIFO 레지스터를 포함한다. 데이타 프레임은 FIFO 레지스터가 풀로 될 때까지 혹은 완전한 데이타 프레임이 FIFO 레지스터에 누적되어질 때까지 FIFO 레지스터에 저장되어진다.
본 발명의 다른 특성에 따르면, 저장 수단은 데이타 프레임에 포함된 제어 정보를 저장 수단의 내용을 갱신시키는 제어 프로세서로 공급한다.
본 발명의 방법에 따르면, 다음의 단계가 수행된다. 송신 데이타 터미널로부터 수신된 데이타를 어드레스 필드를 갖는 데이타 패킷으로 변환시키는 데이타 수신 수단과, 데이타 패킷을 임시 저장하는 패킷 버퍼 수단과, 버퍼 수단으로부터 판독된 데이타 패킷을 수신 데이타 터미널로 송신되는 데이타로 변환시키는 데이타 송신 수단을 구비하는 패킷 스위칭 네트워크에 있어서, 패킷 처리 방법은,
데이타 패킷을 수신하는 단계와,
데이타 패킷으로부터 어드레스 필드를 분리시키는 단계와,
어드레스 필드에 의해 지시된 기억장치 셀에 저장된 제어 데이타 및 번역된 어드레스 데이타를 공급하는 단계와,
데이타 패킷내의 어드레스 필드를 번역된 어드레스 데이타로 대체시키는 단계와,
번역된 어드레스 데이타를 갖는 데이타 패킷을 패킷 버퍼 수단으로 전송시키는 단계와,
제어 데이타에 응답하여 패킷 버퍼 수단으로부터 데이타 패킷을 판독하는 단계와,
데이타 송신 수단으로 데이타 패킷을 송신하는 단계로 이루어진다.
바람직한 실시예에 있어서, 번역된 어드레스 데이타의 타당성은 번역된 어드레스 데이타가 액티브가 아니면 데이타 프레임을 폐기시키도록 검사되어진다. 또한, 데이타 패킷의 패킷 검사 필드는 패킷 검사 필드가 송신 에러를 표시하면 데이타 패킷을 폐기시키도록 검사되어진다. 더우기, 패킷 버퍼 수단이 데이타 패킷을 저장할 만한 공간을 구비하는 지의 여부 검사는 패킷 버퍼 수단이 유효한 공간을 구비하지 못하면 데이타 패킷을 폐기하기 위해서 제공되어진다.
데이타 프레임은 FIFO 레지스터내에서 완충되어진다. FIFO 레지스터가 풀로 된 지 혹은 완전한 데이타 프레임이 FIFO 레지스터내에 저장되어있는지의 여부의 검사는 데이타 프레임이 송신 수단으로 전송되기 전에 실행된다.
본 발명의 또 다른 장점은 다음의 설명으로부터 본 기술분야에 숙련된 사람에게 쉽게 명백하게 될 것이고 여기서, 본 발명을 실시하도록 심사숙고된 최상의 모드의 예시에 의한 본 발명의 바람직한 실시예만이 도시되고 실명된다. 인식되어진 바와 같이, 본 발명은 다른 그리고 상이한 실시예로 가능하고, 그 몇몇 상세한것은 모두 본 발명으로부터 벗어나지 않고서 다양하고 명백한 양상에서 수정가능하다. 따라서, 도면 및 설명은 사실상 예시되어진 것으로 제한되지 않는 것으로 간주되어진다.
비록, 본 발명이 데이타 패킷 조작 분야에서 일반적으로 응용할 수 있더라도, 본 발명을 실시하는 최상 모드는 패킷 스위칭 네트워크를 통해 전송되는 데이타 패킷이 제 1 도에 도시된 프레임 릴레이 HDLC 포맷을 구비하는 것에 부분적으로 기초한다. 따라서, 본 발명의 공개는 프레임 릴레이의 필드에서 행해지고, 본 발명은 더 넓은 응용을 가짐을 이해해야 한다.
제 2 도에 대해 언급하면, 프레임 릴레이 네트워크에 있어서, 라인 인터페이스 장치(LIDs) LIDo-LIDn은 입력/출력(I/O) 통신라인을 통해 말단 장치로 접속된다. 좀 더 명백하도록 하기 위해, 제 2 도는 입력 통신 라인(42-0 - 42-N) 및 출력통신라인(52-0 - 52-N)에 각각 접속된 분리된 블럭(40-0 - 40-N) 및 (50-0 - 50-N)으로서 LIDs 의 수신부 및 송신부를 도시한다. 그러나, LIDs(40,50)는 I/O 통신 버스와 인터페이스하는 양-방향성 라인이 제공되는 집적 장치로서 구현되어진다. LIDs는 제 1 도에 도시된 포맷을 갖는 클릭신호 CLK 및 HDLC 프레임 데이타에 대한 입력 라인상의 정보의 물리적 번역을 수신측에서 실행함으로서, 특정 데이타 터미널, 예를 들면, 동기적, 비동기적 터미널 혹은 T1 라인에 대한 네트워크를 인터페이스한다. 송신측에서는, HDLC 프레임 데이타 및 클릭 신호 CLK 는 말단 장치에 대해 적절한 데이타로 번역되어진다. 번역의 타입은 인터페이스되어지는 라인에 대해서 특정하다. 이는 라인 지터, 전송 호출에 대해 보상하도륵 하는 다소의 버퍼링 기능을 포함한다. 비동기적 데이타 터미널의 경우, HDLC 변환에 대한 비동기가 실행되어진다. 동기적 데이타 터미널은 HDLC 변환에 대한 시간 슬롯을 요구한다. 셀 릴레이 스위칭을 지원하기 위해서, LIDs는 라인 인터페이스 기능에 부가적으로 셀 어셈블리 및 디어셈블리를 실행한다.
따라서, 특정 타입의 LID가 특정 말단장치를 지원하도록 요구된다. LIDs 의출력이 균등한 HDLC 프레임 데이타 및 클럭을 제공함에 따라, 범용 모듈러 스위치는 특정 라인 인터페이스 요구조건에 대해 적절한 LIDs를 설치함에 의해 제공되어진다. 이것은 LID 데이타율에 상관없이 각각의 LID에 대해 동일한 네트워크 하드웨어를 반복함에 의해 시스템 가격을 절감시킨다. 다양한 특정 LIDs의 구조는 여기서 동시에 출원되고 참조자료로서 인용되는 " Line Interface Device for Fast-Packet Network" 라는 명칭으로 공동계류중인 출원 S.N.에 기술되어진다.
스위칭 네트워크를 통해 전송되는 데이타 프레임은 부합하는 프레임 릴레이 패킷 관리장치(Frame Relay Packet Management device;FRYPAM)에 접속된 프레임 버퍼 RAM(46)에서 버퍼되어진다. 수신 FRYPAM 부(44-0 - 44-N)는 수신 LID부(40-0 -40-N)로부터 각각 송신된 프레임 큐의 관리를 제공한다. 송신 FRYPAM 부(54-0 -54-N)는 프레임 버퍼 RAM(46)으로부터 판독된 프레임을 송신 LID 부(50-0 - 50-N)으로각각 전송한다.
상기에 나타낸 바와 같이, 수신 LID로부터의 수신 FRYFAM 에 대한 입력은 HDLC 프레임 데이타 및 클릭 CLK 로 이루어진다. FRYPAM은 프레임의 FCS 필드가 순환 용장성 코드(CRC)를 포함하는 지의 여부를 검사한다. 그 CRC가 에러를 가지면, 프레임은 폐기되어진다. 또한, FRYPAM 은 수신된 프레임의 10-비트 DLCI 필드를 구하여 이 값을 각각의 수신 FRYPAM 에 부착된 번역(XLAT) RAM(48)로 어드레스로서 사용한다.
각각의 번역 RAM(48-0 -48-N)은 제 3 도에 도시된 룩-업 테이블을 포함하는 FRYPAM(44-0 - 44-N)에 각각 접속된다. 본 발명에 따르면, 룩-업 테이블은 목적지어드레스, 접속 액티브 비트, 포트 선택 필드 및 제어 필드의 리스트를 포함한다. 프레임이 FRYPAM에 의해 수신됨에 따라, 구해진 DLCI 어드레스 필드는 테이블에서 새로운 목적지 어드레스에 대한 인덱스를 제공한다. 새로운 목적지 어드레스는 번역 RAM으로부터 판독됨으로서 수신된 프레임에 어드레스를 대체시키게 된다. 동일한 인덱스가 목적지 포트를 선택하고, 수신된 프레임으르 실행되어질 부가적인 기능을 결정하도록 사용되어진다. DLCI 가 액티브가 아님을 접속 액티브 비트가 나타내면, 프레임은 폐기되어진다.
프레임이 릴레이되어지게 되면, 그 DLCI 는 새로운 목적지 어드레스로 대체 되어지고, 수신 FRYPAM은 기록 제어신호 WR CNTL 및 어들레싱 신호 ADDR를 발생시킴으로써 프레임 버퍼 RAM의 위치에서 남아있는 프레임 데이타와 함께 새로운 어드레스를 기록하게 된다. 완전한 프레임이 프레임 버퍼 RAM에 저장되었을 때, 수신 FRYPAM 통신 링크(56)을 통해 패킷 가용성 메시지를 목적지 송신 FRYPAM 으로부터 보낸다. 목적지 FRYPAM 의 식별 신호는 번역 RAM에서 룩-업 테이블로부터 판독되어진다. 패킷 가용성 메시지는 프레임 버퍼 RAM에서 프레임의 어드레스 및 프레임 길이를 나타내는 바이트 카운트를 포함한다. 송신 FRYPAM 은 송신해야 하는 모든 프레임에 대해서 송신 큐를 보유한다. 이것은 판독 제어신호 RD CNTL 및 어드레싱 신호 ADDR을 발생시킴으로서 프레임 버퍼 RAM(46)으로부터 프레임을 판독하여 이를 클릭 신호 CLK 와 함께 HDLC 포맷(HDLC 데이타)에서 부합하는 송신 LID(50)로 보낸다. 송신 LID는 FRYPAM 으로부터 특정 라인 인터페이스에 대한 적절한 포맷으로 HDLC 데이타를 변환시킨다. 이 정보는 다음에 통신 라인(52)을 통해 수신 말단 장치 혹은 데이타 터미널로 송신되어진다. LID와 같이, FRYPAM 수신 및 송신 부는 집적 소자내에 구현되어진다. 수신 및 송신 FRYPAM 에 의해 실시되는 프레임 처리 절차 및 그 구조는 좀 더 자세히 설명될 것이다.
번역 RAM에서 룩-업. 테이블이 수신된 프레임이 제어 혹은 유지보수 정보를 전달하는 것을 나타내면, 송신 FRYPAM 은 이 프레임을 스위칭 네트워크에서의 제어및 유지보수 동작을 조정하는 제어 및 유지보수 프로세서(60)로 보내진다. 프로세서(60)는 제어 및 유지보수 프레임을 사용함으로써 실시간에서 번역 RAM 의 내용을 물리적 접속이 변경된 것처럼 갱신하게 된다. 이것은 스위칭되는 서비스를 지원하고 유지보수 동작, 예를 들면, 루프백, 에러 계수, 네트워크 처리량에 응답하거나 개시하도록 하는 호출 처리 기능을 또한 실행한다. 더우기, 제어 및 유지보수 프로세서(60)는 프로세서(60) 및 모든 LID에 상호접속된 인터 LID 링크(58)를 통해 LID 에 대한 DLCI 및 라인 인터페이스 파라미터를 통신한다.
위에서 나타낸 바와 같이, 수신 FRYPAM 은 수신된 프레임을 프레임 버퍼 RAM(46)으로 기록한다. 다수의 프레임 버퍼를 갖는 공통 프레임 버퍼 RAM 으로 기록된 다중 FRYPAM 으로서, RAM의 사용가능한 프레임 버퍼의 동적 리스트를 보유하는 프레임 버퍼 관리자(62)는 수신 FRYPAM 동작에 대한 프레임 버퍼를 할당한다. FRYPAM 및 프레임 버퍼 관리자사이의 통신은 프레임 버퍼 관리자(62) 및 모든 FRYPAM 을 상호 접속하는 프레임 버퍼 할다 링크(64)를 통해서 발생된다. 이러한 링크를 거쳐서, 송신 FRYPAM은 데이타가 라인상으로 송신되었을 때 프레임 버퍼 관리자가 할당된 버퍼를 해제시키도록 하는 할당해제 신호를 보낸다. 프레임 버퍼는모든 수신 FRYPAM 에 대해서 연속적으로 버퍼를 유지시키도록 시도되어진다. 어떠한 버퍼도 사용할 수 없으면, 수신된 프레임은 폐기되어진다. 모든 프레임은 프레임 버퍼 RAM에서와 동일한 공간량으로 할당되어진다. 이 공간은 네트워크상의 사용 가능한 최대 프레임(일반적으로 4K 바이트)를 버퍼하기에 충분히 크다. 후에 좀 더 상세히 도시되어지는 바와 같이, 할당은 하드웨어에 의해 실행되어진다.
각각의 프레임에 대한 버퍼 할당 크기가 고정되기 때문에, 셀 릴레이 스위칭을 지원하도록 프레임 버퍼에서 56 바이트 프레임을 할당하는 것이 가능하다. 이 경우, LID는 라인 인터페이스 기능에 부가적으로 셀 어셈블리 및 디어셈블리를 실행한다. 더우기, LID는 셀 헤더로부터 어드레싱 정보를 구하여 이 데이타를 HDLC 포맷 고정된 길이 프레임으로 변형시킨다. 결과적으로, FRYPAM 연산은 프레임 릴레이 스위칭에 대한 것과 동일한 방법으로 실행되어진다. 제 2 도에 도시된 시스템의 구조 및 동작은 여기서 동시에 출원된 " Modular Architecture for Fast-Packet Network" 라는 명칭으로 공동출원한 출원 SN 에서 좀 더 상세히 개시되고, 여기서 참조자료로서 인용되어진다.
XLAT RAM(48)과 상호작용하는 FRYPAM 의 수신부(44)를 도시한 도면인 제 4도를 참조한다. 상기 논의된 바와 같이, FRYPAM은 제 1 도에 도시된 HDLC 포맷에서 데이타 및 클럭 신호로 공급되어진다. 수신 회로(402)는 HDLC 프레임 및 클럭을 수신하고 FCS 필드에서 CRC 정보를 검사한다. 수신된 정보는 DLCI 번역 절차를 제어하는 수신 상태 기기(404)로 공급되어진다. 제 1 도에 도시된 바와 같이, 플래그 필드를 후속하는 두 개의 8비트 바이트가 10비트 DLCI를 포함한다.
상태 0에서, 수신 상태 기기는 HDLC 프레임의 플래그를 대기한다. 플래그가 발견되면, 상태 기기는 상태 1로 진행된다.
상태 1에서, 상태 기기(404)는 프레임의 다음 바이트를 검사한다. 다음 바이트가 플래그이면, 기기는 상태 1에서 유지된다. 다음 바이트가 중지 상태를 가리키면, 기기는 상태 0로 되돌아간다. 다음 바이트가 데이타이면, 멀티플렉서(408)를 통해 제 1 바이트 래치(406)로 전달되어지고, 상태 기기는 상태 2로 진행된다. 바이트 카운터(414)는 제 1 데이타 바이트로 시작하는 상태 기기에 의해 처리되는 데이타 바이트를 계수한다.
상태 2에서, 수신 상태 기기는 프레임의 다음 바이트를 검사한다. 다음 바이트가 플래그이면, 기기는 상태 1로 되돌아간다. 다음 바이크가 중지 상태를 가리키면, 기기는 상태 0로 되돌아간다. 다음 바이트가 데이타이면, 그것은 멀티플렉서(412)를 통해 제 2 바이트 래치(410)으로 전달되어지고, 기기는 상태 3으로 진행된다.
상태 3에서, 상태 기기(404)는 DLCI 추출기(416)을 통해 제 1 및 제 2 바이트 래치(406, 410)으로부터의 16비트 데이타를 시프트시킴으로서 수신된 10 비트 DLCI 필드를 추출하게 된다. 멀티플렉서(418)를 통해, 어드레스로서의 이 10 비트 값은 XLAT RAM(48)의 어드레스 입력에 공급되어진다. 동시에, 멀티플렉서(420)를 통해, 수신 상태 기기는 판독 인에이블 신호를 XLAT RAM(28)에 공급함으로써 10비트 DLCI 값에 의해 표시되는 어드레스를 갖는 위치로부터 데이타를 판독하게 된다.
전술한 것 및 제 3 도에 도시된 바와 같이, XLAT RAM은 목적지 어드레스의리스트, 접속 액티브 비트, 포트 선택 필드 및 수신된 프레임으로 실행되는 기능을 포함한다. 추출된 DLCI 값은 수신된 프레임에 부합하는 리스트를 판독하도록 인덱스를 제공한다. 리스트로부터 판독된 새로운 목적지 어드레스는 혼합기(424)의 래치(422)에 공급되어진다. XLAT RAM으로부터 판독된 제어 정보는 제어 정보 래치(46)으로 로드되어진다. XLAT RAM이 수신된 프레임이 제어 및 유지보수 정보를 전달하는 제어 프레임인 것을 표시하면, 버퍼(428)를 통한 제어 프레임은 제어 및 유지보수 프로세서(60)로 공급된다. 버퍼(428)은 XLAT RAM으로 기록된 데이타가 정확한 지를 검증하도록 사용된다.
전술한 바와 같이, 제어 및 유지보수 프로세서(60)는 XLAT RAM(64)에 저장된 정보를 갱신하도록 사용된다. 그것은 멀티플렉서(418)를 통한 어드레스 신호, 멀티플렉서(420)을 통한 판독 인에이블 신호, 기록 인에이블 신호 및 기록될 데이타를 XLAT RAM(48)으로 보낸다. 프로세서(60)는 DLCI, 활동 상태 및 XLAT RAM에 저장된 목적지 파라미터를 갱신하고, XLAT RAM을 파워 공급 후 또는 리세트 상태 후에 프리세트 상태로 초기화시킨다. 또한, 제어 및 유지보수 프로세서는 XLAT RAM을 억세스함으로서 메모리 테스트를 실행하고 유닛들(428, 420)을 통하여 실 시간에서 정보 접속을 묻게 된다.
제어 정보 래치(426)는 제어 정보를 갖는 수신 상태 기기(404)를 공급함으로써 새로운 목적지 어드레스가 액티브인지의 여부를 검출하게 된다. 그렇다면, 상태기기는 대체 인에이블 신호를 갖는 혼합기(424)를 제공함으로서 래치(422)로부터의 새로운 10 비트 목적지 어드레스 및 제 1 및 제 2 바이트 래치(406, 410)을 재기록하게 된다. 바이트 카운터(414)는 2로 세트되어지고 수신 상태 기기는 프레임 제어상태 기기(430)로 시작 할당 신호를 보내는 상태 4로 진행되어짐으로서 수신된 데이타 프레임을 프레임 버퍼 RAM(46)으로 전달하는 것을 시작하게 된다.
제어 정보가 새로운 목적지 어드레스가 액티브가 아닌 것을 도시하면, 수신상태 기기는 상태 0로 되돌아간다.
상태 4에서는, 수신 상태 기기(404)는 데이타 플로의 다음 바이트의 수신 여부를 결정한다, 그렇다면, 수신 상태 기기는 이 바이트를 검사한다. 그것이 플래그이면, 기기는 상태 1로 되돌아간다. 바이트가 중지 상태를 나타내면, 기기는 상태 0으로 되돌아간다. 바이트가 HDLC 정보 필드로부터의 데이타이면, 데이타는 FIFO 레지스터(432)로 기록되어지고, 바이트 카운터(414)는 증분되어진다. 다음 바이트가 제 1 FCS 필드로부터의 CRC 데이타로 판명되어지면, 이 CRC 데이타는 저장되지 않고, 바이트 카운터(414)는 증분되지 않는다. 마지막으로, 다음 바이트가 제 2 FCS 필드로부터의 CRC 데이타이면, CRC 데이타는 또한 저장되지 않고, 바이트 카운터(414)는 증분되지 않지만, 수신 상태 기기(404)는 CRC 검사 상태 및 바이트 카운터(414)의 바이트 계수를 프레임 제어 기기(430)으로 송신하고, 다시 상태 0으로 진행한다. 프레임 제어 기기(430)가 에러 상태를 가리키면, 그것은 프레임을 폐기시키도록 상태 0으로 진행되어진다.
프레임 제어 기기(430)는 프레임 버퍼 RAM으로의 전송을 위한 데이타의 전파및 DLCI 의 번역의 의무가 있다. 또한, 프레임 제어 상태 기기는 데이타를 프레임버퍼 RAM으로 이동시키도록 시도하고 송신에 유용한 새로운 프레임인 목적지FRYPAM을 알린다.
상태 0에서, 프레임 제어 기기는 수신 상태 기기(404)로부터의 시작 할당 신호를 대기한다. 신호가 수신되면, 프레임 제어 기기는 상태 1로 진행된다.
상태 1에서, 프레임 버퍼 할당 링크(64)를 통한 프레임 제어 기기는 프레임버퍼 관리자(62)를 요청함으로써 수신된 프레임에 대한 프레임 버퍼 RAM에서 버퍼를 할당하게 된다. 프레임 버퍼에 응답하여 관리자가 버퍼 어드레스를 보내면, 어드레스는 세이브되어지고, 프레임 제어 기기는 상태 2로 진행된다. 프레임 버퍼에 응답하여 관리자가 프레임 버퍼 RAM내에 유효한 공간이 없음을 표시하면, 프레임 제어 기기는 수신 상태 기기(404)로 에러 메시지를 보냄으로써 프레임을 폐기시키고 상태 0로 되돌아온다.
상태 2에 있어서, 프레임 제어 기기는 제어 신호를 멀티플렉서(434)로 보냄으로써 제 1 및 제 2 바이트 래치(406, 410)에 저장된 값을 버퍼 어드레스(프레임버퍼 관리자 시간 프레임 버퍼 크기로부터의 어드레스)를 사용하는 프레임 버퍼 RAM으로 기록가능하도록 한다. 다음에, 프레임 제어 기기는 상태 3으로 진행되어진다.
상태 3에서는, 데이타가 FIFO 레지스터(432)에 있으면, 프레임 제어 기기는 제어 신호를 멀티플렉서(434)로 보냄으로써 FIFO 레지스터내에 저장된 데이타를 프레임 버퍼 RAM으로 기록 가능하다. 정보 필드 데이타보다 CRC가 수신되지 않고 부정확하다면, 프레임 제어 기기는 상태 4로 진행된다 그러나, 수신된 CRC 가 정확하면, 프레임 제어 기기는 상태 5로 가게 된다.
상태 4에서, 프레임 버퍼 할당 링크(64)를 통해, 릴리스 프레임 버퍼 메시지가 프레임 버퍼 관리자에 공표되어짐으로서 할당된 버퍼를 릴리스시킨다.
상태 5에서, 인터 FRYPAM 링크(56)를 통해, 패킷 유효 메시지는 지정된 목적지 FRYPAM으로 송신되어짐으로서 수신된 프레임이 송신에 이용가능함을 알리게 된다 목적지 FRYPAM의 식별 번호는 XLAT RAM(48)로부터 이 번호를 수신하는 제어 정보 래치(426)로부터 판독된다. 패킷 유효 메시지는 버퍼 어드레스 및 카운터(414)의 바이트 카운트를 포함한다.
지시된 목적지 FRYPAM이 프레임을 송신할 수 없으면, 그것은 네가티브 인식(acknowledgement) 메시지를 보낸다. 응답으로, 프레임 제어 기기는 상태 4로 진행되어 할당된 버퍼를 릴리스시키게 된다. 지시된 목적지 FRYPAM 이 송신 준비를 완료하면, 프레임 제어 기기는 상태 0로 되돌아온다.
제 5 도에 대해 언급하면, 목적지 FRYPAM의 송신부(54)는 클릭 신호와 함께 LID로 송신되는 HDLC 데이타 프레임을 형성하도록 HDLC 프레임 및 CRC 발생을 제공하는 HDLC 송신기(504)에 접속된 FIFO 레지스터(502)를 포함한다.
FIFO 레지스터(502)는 프레임 버퍼 RAM으로부터 판독된 데이타 플로를 수신함으로써 다중 FRYPAM이 공통 프레임 버퍼 RAM을 억세스할 때 프레임 버퍼 억세스호출에 대한 보상을 제공한다. 부가적으로, 프레임 버퍼 RAM이 16, 32 또는 더 큰 비트 폭으로 데이타를 공급할 때, FIFO 레지스터(502)는 바이트 기초로 운용되는 HDLC 송신기에 대한 데이타 플로를 채택한다. 그러므로, 다중 바이트는 각각의 전송으로 송신되어짐으로써 프레임 버퍼 RAM에 대한 좀 더 효율적인 억세스를 제공한다. FIFO 레지스터(502)는 프레임 버퍼 RAM 억세스 호출이 FIFO 레지스터가 프레임의 송신동안 비어있게 되는 것을 절대로 허용하지 않는 것을 보장하기에 충분히 크다. 다른 한편, HDLC 송신기(504)는 언더런(underrun) 및 LID로 에러 데이타를 가능하게 보내는 데에 초점을 맞추고 있다. 이러한 상태가 발생되면, HDLC 송신기는 프레임이 폐기되어지도록 하는 부정확한 CRC를 보낸다. 현 프레임은 재송신되어진다.
인터-FRVPAM 링크로부터의 패킷 유효 메시지는 프레임 송신에 대한 요청의 결과로서 형성된 송신 큐를 제어하는 송신 큐 조정기(506)에 의해 수신되어진다. 송신 큐 조정기는 파워 온때 혹은 리세트 상태후에 송신 큐를 소거시킬 책임이 또한 있다. 모든 FRYPAM은 외부 수단, 예를 들면, 하드웨어 어드레스 스트랩 혹은 소프트웨어 어드레스가능 래치에 의해 프로그램가능한 것인 유일한 물리적 어드레스를 갖는다. 패킷 유효 메시지가 어드레스된 FRYPAM에 도달할 때, 송신 큐 조정기(506)는 이 요청을 하나이상의 요청을 저장할 수 있는 FIFO 레지스터 혹은 ROM인 레지스터(508)에 저장된 송신 큐에 부가한다. 송신 큐 레지스터가 풀이면, 조정기는 네가티브 인식 메시지를 프레임이 폐기되도록 하는 소오스 FRYPAM으로 보낸다. 송신 큐 레지스터가 비어있을 때, HDLC 송신기(504)는 플래그를 보낸다.
송신 큐는 프레임 버퍼 RAM으로부터 HDLC 송신기를 통해 부합하는 LID로 보내진 프레임의 플로를 제어하는 송신 상태 기기(510)로 공급된다. 그것은 또한 송신 큐 엔트리를 제거하고 전체 플레임이 LID로 보내졌을 때 프레임 버퍼 RAM에서 할당된 버퍼를 릴리스시킨다.
송신 큐 레지스터(508)가 비어있을 때, 송신 상태 기기(510)는 상태 0에 있고, 인터 FRYPAM 링크로부터의 요청(패킷 유효 메시지)을 대기한다. 요청이 송신 큐에 가해지면, 상태 기기는 상태 1로 진행된다.
상태 1에서, 상태 기기(510)는 송신 큐로 가해지는 패킷 유효 메시지에 포함된 버퍼 어드레스 및 바이트 카운트를 판독하고, 프레임 버퍼 RAM으로부터 부합하는 데이타 프레임을 판독하도록 제어 신호와 함께 프레임 버퍼 RAM 에 전송된 실질버퍼 어드레스를 계산한다. 판독 데이타는 FIFO 레지스터가 풀이거나 혹은 전체 데이타 프레임이 FIFO 레지스터내에 있을 때까지 데이타를 저장하는 FIFO 레지스터(502)로 공급되어진다. 다음에, 상태 기기(510)는 상태 2로 진행된다. FIFO 레지스터가 풀이 아니고 전체 프레임이 아직 FIFO 레지스터에 채워지지 않으면, 상태 기기는 프레임 버퍼 RAM으로부터 다음 위치를 판독하고 FIFO 레지스터가 풀이거나 혹은 전체 데이타 프레임이 FIFO 레지스터내에 있을 때까지 FIFO 레지스터내에 데이타를 저장한다.
상태 2에서는, HDLC 송신기가 효율적이면, 상태 기기(510)는 FIFO 레지스터로부터의 데이타 패킷을 LID로 보내기위한 HDLC 송신기로 전달하도록 FIFO 레지스터(502)로 제어 신호를 보낸다. 바이트 카운트는 감소되어진다. 이 절차는 결과적인 바이트 카운트가 0일 때까지 반복적으로 실행되어진다. 다음에 상태 기기는 상태 3으로 진행되어진다.
상태 3에서, 송신 상태 기기(510)는 HDLC 송신기가 LID로 보내지도록 CRC 바이트를 형성하도록 한다. 다음에, 프레임 버퍼 관리자는 프레임 버퍼 할당 링크를통해 프레임 버퍼 릴리스 메시지를 보냄으로서 송신된 프레임으로 할당되어진 버퍼를 릴리스시키도록 한다. 부합하는 엔트리는 송신 큐로부터 제거되고, 상태 기기(510)는 상태 0으로 되돌아간다.
수신 및 송신 회로를 포함하는 FRYPAM 이 기술되어졌다. 수신 회로는 인입하는 HDLC 데이타 프레임을 수신하고, 인입하는 HDLC 데이타 프레임의 DLCls를 인입하는 DLCI에 의해 지시되는 번역 RAM의 위치에 저장된 목적지 DLCIs로 대체시킨다. 번역된 데이타 프레임은 프레임 버퍼 RAM으로 기록되어진다. 패킷 유효 메시지는 번역 RAM의 지시된 위치에 저장된 제어 데이타에 따라 선택된 목적지 FRYPAM 으로 보내진다. 목적지 FRYPAM 의 송신 회로는 프레임 버퍼 RAM으로부터 데이타 프레임을 판독하고 이를 목적지 LID로 공급한다.
따라서, 개시된 패킷 관리 장치는 하드웨어로 고속-패킷 스위칭 프로토콜을 지원한다.
이러한 공개에 있어서, 본 발명의 바람직한 실시예로만 기술되고 도시된 것으로, 본 발명이 여기서 설명된 바와 같은 발명적 개념의 범위내에서 변화 및 수정되어질 수 있음을 이해해야 한다.
제 1 도는 프레임 릴레이 네트워크에서 프레임 포맷을 도시한 도면.
제 2 도는 본 발명에 따른 스위칭 네트워크의 일반 구조를 도시한 도면.
제 3 도는 XLAT RAM 에서 록-업 테이블의 도시도.
제 4 도는 제 2 도의 FRYPAM 수신부의 상세 회로도.
제 5 도는 제 2 도의 FRYPAM 송신부의 상세 회로도.
*** 도면의 주요부분에 대한 부호의 설명 ***
46. 프레임 버퍼 RAM 48. 번역 RAM
50. 송신 LID 56. 인터 FRYPAM 통신 링크
58. 인터 LID 링크 60. 제어 및 유지보수 프로세서
62. 프레임 버퍼 관리자 64. 프레임 버퍼 할당 링크

Claims (25)

  1. 송신된 데이타 터미널로부터 수신된 데이타를 어드레스 필드를 갖는 데이타 패킷으로 변환시키는 데이타 수신 수단과, 상기 데이타 패킷을 임시 저장하는 패킷버퍼 수단과, 상기 버퍼 수단으로부터 판독된 상기 데이타 패킷을 수신 데이타 터미널로 송신되는 데이타로 변환시키는 데이타 송신 수단을 구비하는 패킷 스위칭 네트워크에서, 패킷 처리 장치는,
    상기 데이타 패킷을 수신하는 패킷 수신기와,
    상기 데이타 패킷으로부터 상기 어드레스 필드를 추출하는 어드레스 추출기와,
    상기 어드레스 필드에 의해 지시된 셀에 저장되는 제어 데이타 및 번역된 어드레스 데이타를 공급하는 번역 메모리와,
    상기 제어 데이타에 응답하여 상기 데이터 패킷 내의 상기 어드레스 필드를 상기 번역된 어드레스 데이타로 대체하는 어드레스 대체 회로와,
    상기 번역된 어드레스 데이타를 갖는 상기 데이타 패킷을 상기 패킷 버퍼 수단으로 전달하는 패킷 제어 회로와,
    상기 패킷 제어 회로로부터의 제어 메시지에 응답하여 상기 패킷 버퍼 수단으로부터 상기 데이타 패킷을 판독하고 상기 데이타 패킷을 상기 데이타 송신 수단으로 송신하는 패킷 송신기를 구비하는 것을 특징으로 하는 패킷 처리장치.
  2. 제 1 항에 있어서, 상기 패킷 제어 회로는 상기 제어 데이타에 응답하여 상기 제어 메시지를 형성하는 것을 특징으로 하는 패킷 처리 장치.
  3. 제 1 항에 있어서, 상기 데이타 패킷은 프레임 릴레이 요구조건에 따라서 포맷된 데이타 프레임을 포함하는 것을 특징으로 하는 패킷 처리 장치.
  4. 제 1 항에 있어서, 상기 데이타 패킷은 셀 릴레이 요구조건에 따라서 포맷된 데이타 셀을 포함하는 것을 특징으로 하는 패킷 처리 장치.
  5. 제 1 항에 있어서, 상기 데이타 패킷은 상기 패킷 제어 회로에 의해 검사된 패킷 검사 필드를 포함하는 것을 특징으로 하는 패킷 처리 장치.
  6. 제 1 항에 있어서, 상기 번역 메모리는 상기 데이타 패킷의 어드레스 필드에의해 지시되는 셀에 저장된 제어 데이타에 응답하여 상기 네트워크의 제어 프로세서로 데이타 패킷을 보내는 것을 특징으로 하는 패킷 처리 장치.
  7. 제 6 항에 있어서, 상기 번역 메모리는 상기 데이타 패킷에 응답하여 상기 제어 프로세서에 의해 갱신되어지는 것을 특징으로 하는 패킷 처리 장치.
  8. 프레임 릴레이 네트워크를 통해 데이타 프레임 스위칭을 제공하도록 포맷된인입하는 어드레스 필드들을 갖는 데이타 프레임들을 수신하는 수단과,
    상기 수신 수단에 응답하여 상기 데이타 프레임들로부터 상기 인입하는 어드레스 필드들을 추출하는 수단과,
    상기 인입하는 어드레스 필드들에 응답하여 상기 수신 수단에 목적지 어드레스 필드 및 제어 데이타들을 공급하는 저장 수단과,
    상기 저장 수단에 응답하여 상기 인입하는 어드레스 필드들을 상기 목적지 어드레스 필드들로 대체하는 프레임 제어 수단과,
    상기 프레임 제어 수단에 응답하여 상기 목적지 어드레스 필드를 갖는 상기 데이타 프레임들을 임시 저장하는 버퍼 수단과,
    상기 제어 데이타에 의해 지시되고, 상기 버퍼 수단으로부터의 상기 데이타프레임들을 판독하고 그들의 목적지 어드레스 필드들에 따라서 상기 판독 데이타 프레임들을 송신하는 데이타 프레임 송신 수단으로 구성되는 것을 특징으로 하는 프레임 처리 시스템.
  9. 제 8 항에 있어서, 상기 저장 수단은 상기 인입하는 어드레스 필드들에 의해 지시되는 셀들 내의 제어 데이타 및 상기 목적지 어드레스 필드들을 저장하는 것을 특징으로 하는 프레임 처리 시스템.
  10. 제 8 항에 있어서, 상기 수신 수단은 상기 제어 데이타가 그 인입하는 어드레스 필드들이 액티브가 아님을 나타낼 때 상기 데이타 프레임들이 폐기되도록 하는 것을 특징으로 하는 프레임 처리 시스템.
  11. 제 8 항에 있어서, 상기 데이타 프레임 송신 수단은 상기 데이타 프레임 제어 수단으로부터의 제어 메시지에 응답하여 상기 버퍼 수단으로부터 상기 데이타 프레임들을 판독하는 것을 특징으로 하는 프레임 처리 시스템.
  12. 제 11 항에 있어서, 상기 제어 메시지는 상기 데이타 프레임이 판독되는 상기 버퍼 수단 내의 버퍼 유닛들의 어드레스들을 포함하는 것을 특징으로 하는 프레임 처리 시스템.
  13. 제 8 항에 있어서, 상기 데이타 프레임 송신 수단은 상기 버퍼 수단에 의해 공급되는 상기 데이타 프레임들을 저장하는 FIFO 레지스터를 포함하는 것을 특징으로 하는 프레임 처리 시스템.
  14. 제 13 항에 있어서, 상기 데이타 프레임들은 상기 FIFO 레지스터가 가득찰 때까지 상기 FIFO 레지스티내에 저장되는 것을 특징으로 하는 프레임 처리 시스템.
  15. 제 13 항에 있어서, 상기 FIFO 레지스터는 완전한 데이타 프레임이 상기 FIFO 레지스터내에 누적될 때까지 데이타를 저장하는 것을 특징으로 하는 프레임 처리 시스템.
  16. 제 8 항에 있어서, 상기 저장 수단은 상기 데이타 프레임내에 포함된 제어 정보를 제어 프로세서에 공급하는 것을 특징으로 하는 프레임 처리 시스템.
  17. 제 16 항에 있어서, 상기 제어 프로세서는 상기 저장 수단의 내용을 갱신하는 것을 특징으로 하는 프레임 처리 시스템.
  18. 송신된 데이타 터미널로부터 수신된 데이타를 어드레스 필드를 갖는 데이타 패킷으로 변환시는 데이타 수신 수단과, 상기 데이타 패킷을 임시 저장하는 패킷 버퍼 수단과, 상기 버퍼 수단으로부터 판독된 상기 데이타 패킷을 수신 데이타 터미널로 송신되는 데이타로 변환시키는 데이타 송신 수단을 구비하는 패킷 스위칭 네트워크에서,
    상기 데이타 패킷을 수신하는 단계와,
    상기 데이타 패킷으로부터 상기 어드레스 필드를 추출하는 단계와,
    상기 어드레스 필드에 의해 지시되는 기억장치 셀에 저장된 제어 데이타 및 번역된 어드레스 데이타를 공급하는 단계와,
    상기 데이타 패킷 내의 상기 어드레스 필드를 상기 번역된 어드레스 데이타로 대체시키는 단계와,
    상기 번역된 어드레스 데이타를 갖는 상기 데이타 패킷을 상기 패킷 버퍼 수단으로 전송하는 단계와,
    상기 제어 데이타에 응답하여 상기 패킷 버퍼 수단으로부터 상기 데이타 패킷을 판독하는 단계와,
    상기 데이타 패킷을 상기 데이타 송신 수단에 공급하는 단계로 이루어진 것을 특징으로 하는 패킷 처리 방법.
  19. 제 18 항에 있어서, 상기 대체 단계는 상기 번역된 데이타가 액티브가 아니면, 상기 데이타를 폐기시키기 위하여 상기 번역된 어드레스 데이타의 유효성을 검사하는 단계를 포함하는 것을 특징으로 하는 패킷 처리 방법.
  20. 제 18 항에 있어서, 상기 전송 단계는 패킷 검사 필드가 송신 에러를 표시하면, 상기 데이타 패킷을 폐기시키기 위하여 상기 데이타 패킷의 패킷 검사 필드를 검사하는 단계를 포함하는 것을 특징으로 하는 패킷 처리 방법.
  21. 제 18 항에 있어서, 상기 전송 단계는 상기 패킷 버퍼 수단이 유효한 공간을 갖지 못하면 상기 데이타 패킷을 폐기하기 위하여 상기 패킷 버퍼수단이 상기 데이타 패킷을 저장하기에 유효한 공간을 갖는 지의 여부를 검사하는 단계를 포함하는 것을 특징으로 하는 패킷 처리 방법.
  22. 제 18 항에 있어서, 상기 송신 단계는 FIFO 레지스터내에서 상기 데이타 프레임을 버퍼링하는 단계를 포함하는 것을 특징으로 하는 패킷 처리 방법.
  23. 제 22 항에 있어서, 상기 송신 단계는 상기 데이타 프레임을 상기 송신 수단으로 전송하기 전에 상기 FIFO 레지스터가 가득차는 지의 여부를 검사하는 단계를 포함하는 것을 특징으로 하는 패킷 처리 방법.
  24. 제 23 항에 있어서, 상기 송신 단계는 상기 데이타 프레임을 상기 송신 수단으로 전송하기 전에 완전한 데이타 프레임이 상기 FIFO에 저장되는 지의 여부를 검사하는 단계를 포함하는 것을 특징으로 하는 패킷 처리 방법.
  25. 제 6 항에 있어서, 상기 제어 프로세서는 파워 업 또는 리셋 조건에 대하여 공지된 상태로 상기 번역 메모리를 초기화하는 것을 특징으로 하는 패킷 처리 장치.
KR1019950002905A 1994-03-08 1995-02-16 고속-패킷네트워크용패킷관리장치 KR100316295B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/207520 1994-03-08
US8/207520 1994-03-08
US08/207,520 US5459723A (en) 1994-03-08 1994-03-08 Packet management device for fast-packet network

Publications (2)

Publication Number Publication Date
KR950035216A KR950035216A (ko) 1995-12-30
KR100316295B1 true KR100316295B1 (ko) 2002-02-28

Family

ID=22770934

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950002905A KR100316295B1 (ko) 1994-03-08 1995-02-16 고속-패킷네트워크용패킷관리장치

Country Status (7)

Country Link
US (1) US5459723A (ko)
EP (1) EP0676879B1 (ko)
JP (1) JP3682082B2 (ko)
KR (1) KR100316295B1 (ko)
AT (1) ATE360941T1 (ko)
DE (1) DE69535477T2 (ko)
TW (1) TW318986B (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847611B1 (en) 1990-12-10 2005-01-25 At&T Corp. Traffic management for frame relay switched data service
CA2143495A1 (en) * 1994-03-21 1995-09-22 Rasoul M. Oskouy Method and apparatus for reordering incoming interleaved asynchronous transfer mode cells
JP3641834B2 (ja) * 1994-03-24 2005-04-27 株式会社日立製作所 並列プロセッサシステムおよびそれに適したパケット廃棄方法
US5533017A (en) 1994-05-02 1996-07-02 Advanced Micro Devices, Inc. Line interface device for fast-packet switching network
EP0700229B1 (en) * 1994-08-22 2006-06-28 Fujitsu Limited Connectionless communications system, test method, and intra-station control system
US5944804A (en) * 1995-09-11 1999-08-31 Intel Corporation Super pipelined architecture for transmit flow in a network controller
US5758089A (en) * 1995-11-02 1998-05-26 Sun Microsystems, Inc. Method and apparatus for burst transferring ATM packet header and data to a host computer system
US5671223A (en) * 1995-11-30 1997-09-23 Motorola, Inc. Multichannel HDLC framing/deframing machine
US6023472A (en) * 1996-07-08 2000-02-08 Lancast, Inc. High speed FD/HD data translator and network
US5805595A (en) * 1996-10-23 1998-09-08 Cisco Systems, Inc. System and method for communicating packetized data over a channel bank
US6320872B1 (en) 1997-02-14 2001-11-20 Metrobility Optical Systems, Inc. Serially buffered medium translator
US6424627B1 (en) 1997-02-24 2002-07-23 Metrobility Optical Systems Full-duplex medium tap apparatus and system
US6058479A (en) * 1997-05-05 2000-05-02 Lancast, Inc. Redundant path data switch and media translator
US6301259B1 (en) 1997-05-26 2001-10-09 Mitsubishi Denki Kabushiki Kaisha Switch and switching method
US6081524A (en) * 1997-07-03 2000-06-27 At&T Corp. Frame relay switched data service
US6141348A (en) * 1997-08-25 2000-10-31 Cisco Technology, Inc. Constant-time programmable field extraction system and method
US6512773B1 (en) * 1997-12-30 2003-01-28 Paradyne Corporation System and method for transporting information over a communication channel
US6252887B1 (en) * 1998-01-28 2001-06-26 Northern Telecom Limited Cell to frame conversion management
US6493352B1 (en) * 1998-05-15 2002-12-10 Paradyne Corporation Automatic configuration system which analyzes HDLC flag data in TDM time slots for determining which time slot(s) is dedicated for frame relay service
KR20000046137A (ko) * 1998-12-31 2000-07-25 김영환 Hdlc 라우터에서의 패킷 에러 제거 장치 및 방법
US6453357B1 (en) * 1999-01-07 2002-09-17 Cisco Technology, Inc. Method and system for processing fragments and their out-of-order delivery during address translation
KR20010027336A (ko) * 1999-09-13 2001-04-06 박종섭 에이치디엘씨 통신용 라우터
US6781956B1 (en) 1999-09-17 2004-08-24 Cisco Technology, Inc. System and method for prioritizing packetized data from a distributed control environment for transmission through a high bandwidth link
US6970563B1 (en) * 2000-06-01 2005-11-29 Mindspeed Technologies, Inc. System for fast scrambling and descrambling of data
KR20010000336A (ko) * 2000-09-16 2001-01-05 최종선 방송문안 자동편집 송출방법 및 장치
KR20020069448A (ko) * 2001-02-26 2002-09-04 삼성전자 주식회사 고속 패킷 버스 장치
JP2003124962A (ja) * 2001-10-18 2003-04-25 Fujitsu Ltd パケット転送装置、パケット転送方法、および、半導体装置
WO2003067383A2 (en) * 2002-02-04 2003-08-14 Intel Corporation Services processor having a packet editing unit
US20070058671A1 (en) * 2005-09-13 2007-03-15 Hart Thomas B Method and apparatus for packetization of data frames
US7953907B1 (en) * 2006-08-22 2011-05-31 Marvell International Ltd. Concurrent input/output control and integrated error management in FIFO
US8687649B2 (en) 2011-03-08 2014-04-01 International Business Machines Corporation Message forwarding toward a source end node in a converged network environment
GB2533532A (en) * 2013-09-13 2016-06-22 Smg Holdings-Anova Tech Llc High payload data packet transmission system and relay to lower latency
US11165683B2 (en) 2015-12-29 2021-11-02 Xilinx, Inc. Network interface device
US11044183B2 (en) 2015-12-29 2021-06-22 Xilinx, Inc. Network interface device
CN113949600B (zh) * 2021-10-19 2023-04-18 中国电子科技集团公司第五十八研究所 一种1553b总线接入时间触发网络的方法和装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0097351A3 (en) * 1982-06-21 1986-02-26 Nec Corporation Router unit and routing network for determining an output port by detecting a part of an input packet
FR2642247B1 (fr) * 1988-12-30 1991-04-05 Cit Alcatel Systeme d'emission de trames hdlc sur canal de type mic, a circuit hdlc unique et memoire tampon de transposition
US4933938A (en) * 1989-03-22 1990-06-12 Hewlett-Packard Company Group address translation through a network bridge
US5086428A (en) * 1989-06-09 1992-02-04 Digital Equipment Corporation Reliable broadcast of information in a wide area network
US5189672A (en) * 1989-10-12 1993-02-23 Alcatel Cit Device for regulating the throughput of virtual circuits on an asynchronous time-division multiplex transmission channel
US5136584A (en) * 1990-07-11 1992-08-04 At&T Bell Laboratories Hardware interface to a high-speed multiplexed link
DE4103704A1 (de) * 1990-07-18 1992-01-23 Bosch Gmbh Robert Druckgeber zur druckerfassung im brennraum von brennkraftmaschinen
DE69129851T2 (de) * 1991-09-13 1999-03-25 Ibm Konfigurierbare gigabit/s Vermittlunganpassungseinrichtung
US5251207A (en) * 1992-03-10 1993-10-05 International Business Machines Corporation Combined terminal adapter for SMDS and frame relay high speed data services
WO1993026109A1 (en) * 1992-06-17 1993-12-23 The Trustees Of The University Of Pennsylvania Apparatus for providing cryptographic support in a network
US5361259A (en) * 1993-02-19 1994-11-01 American Telephone And Telegraph Company Wide area network (WAN)-arrangement
US5363369A (en) * 1993-03-31 1994-11-08 At&T Bell Laboratories System for inter packet community communication

Also Published As

Publication number Publication date
TW318986B (ko) 1997-11-01
DE69535477D1 (de) 2007-06-06
JP3682082B2 (ja) 2005-08-10
DE69535477T2 (de) 2008-01-03
US5459723A (en) 1995-10-17
ATE360941T1 (de) 2007-05-15
EP0676879A3 (en) 2002-11-27
JPH07273799A (ja) 1995-10-20
EP0676879A2 (en) 1995-10-11
EP0676879B1 (en) 2007-04-25
KR950035216A (ko) 1995-12-30

Similar Documents

Publication Publication Date Title
KR100316295B1 (ko) 고속-패킷네트워크용패킷관리장치
EP0669778B1 (en) Fast-packet switching networks
US5600641A (en) Voice circuit emulation system in a packet switching network
US6064649A (en) Network interface card for wireless asynchronous transfer mode networks
US5729529A (en) Timing and synchronization technique for ATM system
US6208650B1 (en) Circuit for performing high-speed, low latency frame relay switching with support for fragmentation and reassembly and channel multiplexing
US5400326A (en) Network bridge
EP0685951B1 (en) Line interface devices for fast-packet networks
EP0719065A1 (en) Multipurpose packet switching node for a data communication network
EP0436069B1 (en) Method and device for switching fixed-length packets such as ATM cells
KR19990014791A (ko) 가상 선로 베이스 스태틱 루팅
JP2001503949A (ja) 伝送アーキテクチャおよびネットワーク要素
US6101192A (en) Network router with partitioned memory for optimized data storage and retrieval
US6810424B2 (en) Link layer device and method of translating packets between transport protocols
KR100311020B1 (ko) 네트웍간 데이터 전송 방법
EP1227609B1 (en) Apparatus and method for data multiplexing
US7379467B1 (en) Scheduling store-forwarding of back-to-back multi-channel packet fragments
EP2077637A1 (en) System and method for protecting payload information in radio transmission
US7042845B1 (en) System and method for time division multiplexed switching of data using a high-speed packet switch
US20020141411A1 (en) Apparatus for line-concentrating and distributing PPP frame data
JP2000083062A (ja) パケット転送方法およびパケット処理装置
KR20010063845A (ko) 다중채널 레이블 스위치 시스템의 가상채널 머지 장치
US20050068986A1 (en) Universal switching centre, method for executing a switching task, input unit, output unit and connecting unit
KR20030069671A (ko) 통신 시스템에서 셀 전송 장치 및 방법
JP2000358042A (ja) ネットワークおよびパケットのルーティング方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121030

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20131101

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20141107

Year of fee payment: 14

EXPY Expiration of term